Rechtsprechung / BPatG / 2024
BPatG Urteil vom 07.11.2024 – 2 Ni 24/22 (EP)
2. Senat · ECLI:DE:BPatG:2024:071124U2Wpat24.22EP.0
BUNDESPATENTGERICHT
IM NAMEN DES VOLKES
URTEIL§
2 Ni 24/22 (EP) verbunden mit 2 Ni 31/22 (EP)
(Aktenzeichen)
In Patentnichtigkeitssache
…
ECLI:DE:BPatG:2024:071124U2Wpat24.22EP.0
betreffend das europäische Patent EP 3 404 660
(DE 60 2010 067 180)
hat der 2. Senat (Nichtigkeitssenat) des Bundespatentgerichts auf Grund der
mündlichen Verhandlung vom 7. November 2024 unter Mitwirkung des Richters
Dr. Himmelmann als Vorsitzendem sowie der Richter Eisenrauch, Dipl.-Phys.
Dr. rer. nat. Zebisch, Dr.-Ing. Kapels und der Richterin Dipl.-Phys. Dr. Schenkl für
Recht erkannt:
I.
Das europäische Patent EP 3 404 660 wird mit Wirkung für das
Hoheitsgebiet der Bundesrepublik Deutschland in vollem Umfang für
nichtig erklärt.
II.
Die Kosten des Rechtsstreits trägt die Beklagte.
III.
Das Urteil ist gegen Sicherheitsleistung in Höhe von 120 % des zu
vollstreckenden Betrages vorläufig vollstreckbar.
T a t b e s t a n d
Die Beklagte ist Inhaberin des auch mit Wirkung für die Bundesrepublik
Deutschland erteilten und am 1. Juli 2010 in der Verfahrenssprache Englisch
international angemeldeten europäischen Patents EP 3 404 660, das die
Bezeichnung „SYSTEM AND METHOD UTILIZING DISTRIBUTED BYTE-WISE
BUFFERS ON A MEMORY MODULE“ („SYSTEM UND VERFAHREN MIT
VERWENDUNG VERTEILTER BYTE-BASIERTER PUFFER AUF EINEM
SPEICHERMODUL“) trägt und die Prioritäten US 50413109 vom 16. Juli 2009 und
US 76117910 vom 15. April 2010 in Anspruch nimmt. Es wird vom Deutschen
Patent- und Markenamt unter der Nummer DE 60 2010 067 180 geführt. Der
Veröffentlichungstag der mit der EP 3 404 660 B1 (Streitpatentschrift) publizierten
Patenterteilung ist der 23. Juni 2021.
Das Streitpatent umfasst die unabhängigen Vorrichtungsansprüche 1 und 8
(jeweils betreffend ein Speichermodul) und die abhängigen Ansprüche 2 bis 7
sowie 9 bis 14.
Die Klägerin 1 begehrt die Nichtigerklärung des deutschen Teils des Streitpatents
im Umfang der Ansprüche 1, 3, 4 und 7. Die Klägerinnen 2, 3 und 4 begehren
jeweils die Nichtigerklärung des deutschen Teils des Streitpatents in vollem
Umfang. Die Beklagte verteidigt das Streitpatent unbeschränkt und hilfsweise
beschränkt mit 14 Hilfsanträgen.
Die Klägerinnen stützen ihre Klage auf den Nichtigkeitsgrund der mangelnden
Patentfähigkeit mit Blick auf fehlende Neuheit und fehlende erfinderische Tätigkeit
und den Nichtigkeitsgrund der unzulässigen Erweiterung.
Zur Stützung ihres Vorbringens hat die Klägerin 1 die folgenden Dokumente
genannt:
NK1
Verletzungsklageschrift der Beklagten gegen die M…, Inc. (USA) und die
M1… (Deutschland) GmbH, M…, an das LG D…vom 31. März 2022;
NK2
NK3
EP 3 404 660 B1 (Streitpatentschrift);
WO 2011/008580 A1;
NK4a
US 12/504,131 (Prioritätsunterlagen);
NK4b
US 12/761,179 (Prioritätsunterlagen);
NK5
NK6
NK7
NK8
NK9
EP 3 404 660 A1;
DPMA, Registerauszug zum Aktenzeichen 60 2010 067 180.1, Stand am
29. August 2022 (letzte Aktualisierung in DPMAregister am 4. Juni 2022);
LG M…Endurteil vom …;
DE 20 2010 018 501 U1;
DPMA (20 2010 018 501.7), Beschluss vom 28. Mai 2019;
NK10
Unterlagen zur parallelen Verletzungsstreitigkeit; Klageschrift der Beklagten
gestützt auf EP 2 454 735 und gerichtet an das LG D… vom 31. März
2022;
NK11
US 2006/0277355 A1;
NK12
US 7,024,518 B2;
NK13
US 2009/0248969 A1;
NK14
JEDEC Solid State Technology Association, JEDEC Standard JESD79-2B,
„DDR2 SDRAM Specification“, Januar 2005;
NK15a Merkmalsgliederung des Anspruchs 1 des Streitpatents – (Englisch);
NK15b Merkmalsgliederung des Anspruchs 1 – (deutsche Übersetzung);
NK15c Merkmalsgliederung des Anspruchs 1 – (korrigierte Fassung von NK15b);
NK16
Wikipedia „Power-on self-test“,
https://en.wikipedia.org/w/index.php?title=Power-on_selftest&oldid=301955093;
NK17
Wikipedia „Serial presence detect“,
https://en.wikipedia.org/w/index.php?title=Serial_presence_detect&oldid=30
2285905;
NK18
Wikipedia “DIMM”,
https://en.wikipedia.org/w/index.php?title=DIMM&oldid=299394638.
Zur Stützung ihres Vorbringens hat die Klägerin 2 die folgenden Dokumente
genannt:
QE 1
Verletzungsklageschrift der Beklagten u. a. gegen G… Limited (Irland),
G1… GmbH, H…, und G2… (USA) an das LG D… vom 26. Juli 2022;
QE 2
Nichtigkeitsklageschrift der Klägerinnen 3 und 4 (2 Ni 31/22 (EP)) vom
28. Oktober 2022 an das BPatG;
QE 3
Gegenüberstellung des Anspruchs 1 in erteilter Fassung mit Anspruch 1
der Ursprungsanmeldung, WO 2011/008580 A1 (NK3);
QE 4
US 7,464,225 B2.
Zur Stützung ihres Vorbringens haben die Klägerinnen 3 und 4 die folgenden
Dokumente genannt:
SP1
SP2
SP3
SP4
SP5
SP6
EP 3 404 660 B1 (Streitpatentschrift);
EP 3 404 660 A1;
WO 2011/008580 A1;
US 12/504,131 (Prioritätsunterlagen);
US 12/761;179 (Prioritätsunterlagen);
DPMA, Registerauszug zum Aktenzeichen 60 2010 067 180.1, Stand am
28. Oktober 2022 (letzte Aktualisierung in DPMAregister am 6. Oktober
2022);
SP7
Verletzungsklageschrift der Beklagten gegen die Klägerinnen 3 und 4 an
das LG D… vom 3. Juni 2022;
SP7a
SP7b
Schriftsatz der Beklagten an das LG D… vom 1. Juni 2023;
Merkmalsgliederung des Anspruchs 1 (geänderte Fassung in deutscher
Übersetzung);
SP8
Erwiderung der Beklagten vom 18. September 2023 auf die Stellungnahme
der Klägerinnen vom 3. Juli 2023 zum qualifizierten Hinweis des Senats
(Nichtigkeitsklage 2 Ni 23/22 (EP) verb. m. 2 Ni 30/22 (EP));
ZP1
ZP2
US 2006/0277355 A1;
Bruce Jacob et al., „Memory Systems Cache, DRAM, Disk“, Elsevier Inc.
2008, ISBN: 978-0-12-379751-3, Seiten 315-352, 377-456;
ZP3
JEDEC Solid State Technology Association, JEDEC Standard JESD79F,
„Double Data Rate (DDR) SDRAM”, Februar 2008;
ZP4
U. Tietze, Ch. Schenk, „Halbleiter-Schaltungstechnik“, 6. Auflage, ISBN: 3-
540-12488-8, Springer-Verlag, 1983, Seite 634-637;
ZP5
Harold S. Stone, „Microcomputer Interfacing“, Addison-Wesley Publishing
Company, Inc., 1982, ISBN-0-201-07403-6, Seiten 126-160;
ZP6
Paul Horowitz / Winfield Hill, „The Art of Electronics“, 2. Auflage, Cambridge
University Press, 1989, ISBN 0 521 37095 7 hardback, Seite 471-490;
ZP7
ZP8
US 7,024,518 B2;
JEDEC Solid State Technology Association, JEDEC Standard JESD79-2A,
„DDR2 SDRAM SPECIFICATION”, Januar 2004;
US 2009/0248969 A1;
= ZP4;
US 7,532,537 B2;
WO 2008/063251 A2;
Texas Instruments (Datenblatt), SN54LS245, SN74LS245 OCTAL BUS
TRANSCEIVERS WITH 3-STATE OUTPUTS.
ZP9
ZP10
ZP11
ZP12
ZP13
Die Klägerin zu 1 stellt den Antrag,
das europäische Patent EP 3 404 660 mit Wirkung für das Hoheitsgebiet der
Bundesrepublik Deutschland im Umfang der Ansprüche 1, 3, 4 und 7 für
nichtig zu erklären.
Die Klägerinnen zu 2, 3 und 4 stellen jeweils den Antrag,
das europäische Patent EP 3 404 660 mit Wirkung für das Hoheitsgebiet der
Bundesrepublik Deutschland in vollem Umfang für nichtig zu erklären.
Die Beklagte hat in der mündlichen Verhandlung vom 7. November 2024 dem Senat
die neuen Hilfsanträge 11a, 12a und 13a überreicht, wobei die Klägerinnen Kopien
dieser Hilfsanträge erhalten haben.
Die Beklagte stellt zuletzt den Antrag,
die Klagen abzuweisen,
hilfsweise
das europäische Patent EP 4 404 660 unter Klageabweisung im Übrigen mit
Wirkung für das Hoheitsgebiet der Bundesrepublik Deutschland insoweit für
nichtig zu erklären, als seine Ansprüche über die Fassung eines der
Hilfsanträge 1 bis 10, jeweils vom 31. Juli 2023, sowie des Hilfsantrags 11
vom 7. Juni 2024, des Hilfsantrages 11a, wie in der mündlichen Verhandlung
übergeben, des Hilfsantrags 12 vom 7. Juni 2024, des Hilfsantrags 12a, wie
in der mündlichen Verhandlung übergeben, des Hilfsantrags 13 vom
7. Juni 2024, des Hilfsantrags 13a, wie in der mündlichen Verhandlung
übergeben, und des Hilfsantrags 14 vom 7. Juni 2024 – und zwar in
aufsteigender numerischer Reihenfolge – hinausgehen.
Die Beklagte erklärt in der mündlichen Verhandlung vom 7. November 2024, dass
sie die Patentansprüche gemäß Hauptantrag und Hilfsanträgen jeweils als
geschlossenen Anspruchssatz ansieht, der insgesamt beansprucht wird.
Die Beklagte tritt der Argumentation der Klägerinnen in allen wesentlichen Punkten
entgegen und vertritt die Auffassung, dass die erteilten Ansprüche neu seien, auf
einer erfinderischen Tätigkeit beruhen würden und nicht unzulässig erweitert seien.
Das Streitpatent sei jedenfalls in der Fassung eines der Hilfsanträge patentfähig.
Der erteilte Patentanspruch 1 lautet in der Verfahrenssprache Englisch gemäß
EP 3 404 660 B1 (Streitpatentschrift NK 2) mit hinzugefügter Merkmalsgliederung
des Senats:
1.
1.1
1.2
2.
A memory module (402')
having a bit width of N
for use in a computer system including a system memory controller,
the computer system including control lines (440) and N-bit-wide data lines
(450) coupling the memory module to the system memory controller,
comprising:
3.
a printed circuit board, PCB, (410') mountable in a module slot of the
computer system,
3.1
the PCB has an edge connector comprising a plurality of electrical contacts
3.1.a which are positioned on an edge of the PCB and
3.1.b are positioned to be releasably coupled to corresponding contacts of a
computer system socket to provide electrical conductivity between the
4.
4.1
4.2
system memory controller and the memory module;
memory devices (412') each having a bit width of 4 bits,
the memory devices being mechanically coupled to the PCB and
arranged in multiple N-bit-wide ranks such that only one N-bit-wide rank on
the memory module communicates N-bit-wide data with the memory
controller in response to the memory module receiving from the memory
controller a set of control signals for a memory read or write operation;
5.
a control circuit (430') mechanically coupled to the PCB and operatively
coupled to the memory devices via registered control lines, the control circuit
configurable to
5.1
register first control signals for a memory read operation received from the
5.2
5.3
5.4
6.
system memory controller via the control lines and
to produce first module control signals,
the control circuit being further configurable to register second control signals
for a memory write operation received from the system memory controller via
the control lines and
to produce second module control signals; and
n/2 data transmission circuits (416') mechanically coupled to the PCB and
distributed at corresponding positions along the edge connector of the PCB,
6.1
the n/2 data transmission circuits configurable to be
6.1.a operatively coupled to the system memory controller and
6.1.b
configurable to receive module control signals from the control circuit,
6.2
each respective data transmission circuit (416') of the of the n/2 data
transmission circuits having a bit width of 8 bits and
6.2.a having a first side that is operatively coupled to a respective byte-wise section
of the data lines, and
6.2.b a second side that is operatively coupled to two associated memory devices
in each of the multiple ranks,
6.3
the respective data transmission circuit
6.3.a
including a byte-wise read data path from the second side to the first side,
6.3.a.1 the byte-wise read data path including read tristate buffers (509),
6.3.b a byte-wise write data path from the first side to the second side,
6.3.b.1 the byte-wise write data path including write tristate buffers (504, 506), and
6.3.c
control logic circuitry controlling the byte-wise read data path and the bytewise write data path in response to module control signals received from the
control circuit;
7.
wherein, in the memory read operation, a first one of the multiple ranks is
selected to output N-bit wide read data in response to registered control
signals for the memory read operation from the control circuit,
7.1
and the control logic circuitry is configurable to enable, in response to the first
module control signals, the byte-wise read data path for a first time period
7.1.a when a respective byte-wise section of the N-bit wide read data is passing
from the associated two memory devices in one of the multiple ranks to the
respective byte-wise section of the N-bit-wide data lines via the byte-wise
read data path,
7.1.b whereby the read tristate buffers are enabled for the first time period to drive
the byte-wise section of the N-bit wide read data to the respective byte-wise
section of the N-bit-wide data lines and
7.1.c
the read tristate buffers are disabled after the first time period;
8.
wherein, in the memory write operation, a second one of the multiple ranks
is selected to receive N-bit wide write data in response to registered control
signals for the memory write operation from the control circuit,
8.1
and the control logic circuitry is configurable to enable, in response to the
second module control signals, the byte-wise write data path for a second
time period
8.1.a when a respective byte-wise section of the N-bit wide write data is passing
from the respective byte-wise section of the N-bit-wide data lines to the
associated two memory devices in the second one of the multiple ranks via
the byte-wise write data path,
8.1.b whereby the write tristate buffers are enabled for the second time period to
drive the byte-wise section of the N-bit wide write data to the associated two
memory devices in the second one of the multiple ranks and
8.1.c
the write tristate buffers are disabled after the second time period.
In deutscher Übersetzung gemäß der EP 3 404 660 B1 lautet der erteilte
Patentanspruch 1 wie folgt (mit Merkmalsgliederung des Senats):
1.
1.1
1.2
Speichermodul (402'),
das eine Bitbreite von N hat,
zur
Verwendung
in
einem
Computersystem mit
einem
Systemspeichercontroller,
2.
wobei das Computersystem Steuerleitungen
(440) und N-Bit-breite
Datenleitungen
(450)
hat,
die
das Speichermodul mit
dem
Systemspeichercontroller verbinden, aufweisend:
3.
eine gedruckte Leiterplatte
(410'), die
in einem Modulschlitz des
Computersystems installiert werden kann,
3.1
wobei die gedruckte Leiterplatte einen Kantenstecker hat, der eine Vielzahl
elektrischer Kontakte aufweist,
3.1.a die an einer Kante der gedruckten Leiterplatte positioniert sind und
3.1.b dazu positioniert sind, lösbar mit korrespondierenden Kontakten eines
Computersystemsockels verbunden zu werden, um elektrische Leitfähigkeit
zwischen dem Systemspeichercontroller und dem Speichermodul
bereitzustellen;
4.
4.1
Speichervorrichtungen (412'), die jeweils eine Bitbreite von 4 Bits haben,
wobei die Speichervorrichtungen mechanisch mit der gedruckten Leiterplatte
verbunden und
4.2
in mehreren N-Bit-breiten Reihen derart angeordnet sind, dass nur eine N-
Bit-breite Reihe auf dem Speichermodul N-Bit-breite Daten mit dem
Speichercontroller
im Ansprechen darauf kommuniziert, dass das
Speichermodul von dem Speichercontroller einen Satz von Steuersignalen
für eine Speicherlese- oder -schreiboperation empfängt;
5.
eine Steuerschaltung (430'), die mechanisch mit der gedruckten Leiterplatte
verbunden ist und über registrierte Steuerleitungen betriebsbereit mit den
Speichervorrichtungen verbunden ist, wobei die Steuerschaltung dazu
konfigurierbar ist,
5.1
erste Steuersignale für eine Speicherleseoperation zu registrieren, die von
dem Systemspeichercontroller über die Steuerleitungen empfangen werden,
5.2
5.3
und
erste Modulsteuersignale zu erzeugen,
wobei die Steuerschaltung des Weiteren dazu konfigurierbar ist, zweite
Steuersignale für eine Speicherschreiboperation zu registrieren, die von dem
Systemspeichercontroller über die Steuerleitungen empfangen werden,
5.4
und zweite Modulsteuersignale zu erzeugen; und
6.
n/2 Datenübertragungsschaltungen
(416'), die mechanisch mit der
gedruckten Leiterplatte verbunden und an korrespondierenden Stellen
entlang des Kantensteckers der gedruckten Leiterplatte verteilt sind,
6.1
wobei die n/2 Datenübertragungsschaltungen dazu konfigurierbar sind,
6.1.a mit dem Systemspeichercontroller betriebsbereit verbunden zu werden, und
6.1.b dazu konfigurierbar sind, Modulsteuersignale von der Steuerschaltung zu
empfangen,
6.2
wobei
jede
jeweilige Datenübertragungsschaltung
(416') der n/2
Datenübertragungsschaltungen eine Bitbreite von 8 Bits hat und
6.2.a eine erste Seite hat, die betriebsbereit mit einem jeweiligen byteweisen
Abschnitt der Datenleitungen verbunden ist, und
6.2.b eine
zweite Seite,
die
betriebsbereit mit
zwei
zugehörigen
Speichervorrichtungen in jeder der mehreren Reihen verbunden ist,
6.3
wobei die jeweilige Datenübertragungsschaltung
6.3.a einen byteweisen Lesedatenpfad von der zweiten Seite zu der ersten Seite
aufweist,
6.3.a.1 wobei der byteweise Lesedatenpfad Lese-Tristate-Puffer (509) aufweist,
6.3.b einen byteweisen Schreibdatenpfad von der ersten Seite zu der zweiten
Seite,
6.3.b.1 wobei der byteweise Schreibdatenpfad Schreib-Tristate-Puffer (504, 506)
aufweist, und
6.3.c Steuerlogikschaltung, die den byteweisen Lesedatenpfad und den
byteweisen Schreibdatenpfad im Ansprechen auf Modulsteuersignale, die
von der Steuerschaltung empfangen werden, steuert;
7.
wobei bei der Speicherleseoperation eine erste der mehreren Reihen
ausgewählt wird, um N-Bit-breite Lesedaten im Ansprechen auf registrierte
Steuersignale für die Speicherleseoperation aus der Steuerschaltung
auszugeben,
7.1
und die Steuerlogikschaltung dazu konfigurierbar ist, im Ansprechen auf die
ersten Modulsteuersignale den byteweisen Lesedatenpfad für eine erste
Dauer zu aktivieren,
7.1.a wenn ein jeweiliger byteweiser Abschnitt des N-Bit-breiten Lesedatenpfads
von den zugehörigen zwei Speichervorrichtungen in einer der mehreren
Reihen zu dem
jeweiligen byteweisen Abschnitt der N-Bit-breiten
Datenleitungen über den byteweisen Lesedatenpfad übergeht,
7.1.b wobei die Lese-Tristate-Puffer für die erste Dauer aktiviert werden, um den
byteweisen Abschnitt der N-Bit-breiten Lesedaten zu dem jeweiligen
byteweisen Abschnitt der N-Bit-breiten Datenleitungen zu treiben, und
7.1.c die Lese-Tristate-Puffer nach der ersten Dauer deaktiviert werden;
8.
wobei bei der Speicherschreiboperation eine zweite der mehreren Reihen
ausgewählt wird, um N-Bit-breite Schreibdaten
im Ansprechen auf
registrierte Steuersignale
für die Speicherschreiboperation von der
Steuerschaltung zu empfangen,
8.1
und die Steuerlogikschaltung dazu konfigurierbar ist, im Ansprechen auf die
zweiten Modulsteuersignale den byteweisen Schreibdatenpfad für eine
zweite Dauer zu aktivieren,
8.1.a wenn ein jeweiliger byteweiser Abschnitt der N-Bit-breiten Schreibdaten von
dem jeweiligen byteweisen Abschnitt der N-Bit-breiten Datenleitungen zu
den zugehörigen zwei Speichervorrichtungen in der zweiten der mehreren
Reihen über den byteweisen Schreibdatenpfad übergeht,
8.1.b wobei die Schreib-Tristate-Puffer für die zweite Dauer aktiviert werden, um
den byteweisen Abschnitt der N-Bit-breiten Schreibdaten zu den
zugehörigen zwei Speichervorrichtungen in der zweiten der mehreren
Reihen zu treiben, und
8.1.c die Schreib-Tristate-Puffer nach der zweiten Dauer deaktiviert werden.
Der erteilte selbständige Patentanspruch 8 entspricht dem Anspruch 1, wobei die
Speichervorrichtungen jeweils eine Bitbreite von 8 statt 4 Bits haben (Merkmal 4) und
das Speichermodul n statt n/2 Datenübertragungsschaltungen aufweist (Merkmale 6,
6.1 und 6.2).
Der Anspruch 1 des Hilfsantrags 1 vom 31. Juli 2023 ergibt sich aus dem erteilten
Anspruch 1 (Hauptantrag),
indem die folgenden Merkmale geändert bzw.
aufgenommen wurden (Änderungen unterstrichen):
4aHA1
wherein, when the system memory controller executes a memory read or
write operation, the memory read or write operation is targeted at a specific
one of the multiple N-bit-wide ranks of the memory module;
6.2.bHA1 a second side that is operatively coupled to two associated memory devices
in each of the multiple ranks via a respective set of module data lines (452’),
6.4HA1 wherein each module data line (452') of the respective set of module data
lines (452') is connected to a respective memory device (412') in each of
the multiple N-bit-wide ranks,
6.4.aHA1 such that each data line (450') of the N-bit-wide data lines (450') and a
corresponding module data line (452') of the respective set of module data
lines (452') carry data from the system memory controller through the
respective data transmission circuit (416') to the respective memory device
(412') in each of the multiple N-bit-wide ranks;
Der Anspruch 1 des Hilfsantrags 2 vom 31. Juli 2023 ergibt sich aus dem Anspruch
1 des Hilfsantrags 1, indem einige Merkmale geändert (Merkmale 4.2HA2, 5.1HA2
und 5.3HA2) und das weitere Merkmal 5.5HA2 aufgenommen wurde (Änderungen
unterstrichen):
4.2HA2
arranged in multiple N-bit-wide ranks such that only one N-bit-wide rank on
the memory module communicates N-bit-wide data with the memory
controller in response to the memory module receiving from the memory
controller a set of control signals, including chip-select signals, for a
memory read or write operation;
5.1HA2
register first control signals, including chip-select signals, for a memory read
operation received from the system memory controller via the control lines
and
5.3HA2
the control circuit being further configurable to register second control
signals, including chip-select signals, for a memory write operation received
from the system memory controller via the control lines and
5.5HA2
the control circuit (430') being further configured to transmit the registered
first or second control signals, including the registered chip-select signals,
to the memory devices (412') via the registered control lines for activating
the specific one of the N-bit-wide ranks to perform the memory read or write
operation;
Der Anspruch 1 des Hilfsantrags 3 vom 31. Juli 2023 ergibt sich aus dem erteilten
Anspruch 1 (Hauptantrag), indem einige Merkmale geändert (Merkmale 4.2HA3,
5.1HA3 und 5.3HA3) und das Merkmal 4aHA1 des Hilfsantrags 1 sowie weitere
Merkmale
(5.5HA3, 9HA3 und 9.1HA3) aufgenommen wurden
(Änderungen
unterstrichen):
4.2HA3
arranged in multiple N-bit-wide ranks such that only one N-bit-wide rank on
the memory module communicates N-bit-wide data with the memory
controller in response to the memory module receiving from the memory
controller a set of control signals, including column address signals, for a
memory read or write operation;
5.1HA3
register first control signals, including column address signals, for a memory
read operation received from the system memory controller via the control
lines and
5.3HA3
the control circuit being further configurable to register second control
signals, including column address signals, for a memory write operation
received from the system memory controller via the control lines and
5.5HA3
the control circuit (430') being further configured to transmit the registered
first or second control signals, including the registered column address
signals, to the memory devices (412') via the registered control lines to
access a particular column in the specific one of the N-bit-wide ranks to
perform the memory read or write operation;
9HA3
wherein the memory module is further configured to control operation of the
data transmission circuits (416') by using a column address strobe, CAS,
latency,
9.1HA3 wherein the CAS latency is a delay time which elapses between the
moment the system memory controller informs the memory module to
access the particular column in the specific one of the N-bit-wide ranks and
the moment the data for or from the particular column is on output pins of
the specific one of the N-bit-wide ranks.
Der Anspruch 1 des Hilfsantrags 4 vom 31. Juli 2023 ergibt sich aus dem Anspruch
1 des Hilfsantrags 3, indem die Merkmale 6.2.bHA1, 6.4HA1 und 6.4.aHA1 des
Hilfsantrags 1 aufgenommen wurden.
Der Anspruch 1 des Hilfsantrags 5 vom 31. Juli 2023 ergibt sich aus dem Anspruch
1 des Hilfsantrags 2, indem das folgende Merkmal 9HA5 aufgenommen wurde:
9HA5
wherein each respective data transmission circuit is configured to present
to the system memory controller one memory device load on each data line
of the respective byte-wise section of the data lines during the memory write
operation
Der Anspruch 1 des Hilfsantrags 6 vom 31. Juli 2023 ergibt sich aus dem Anspruch
1 des Hilfsantrags 2, indem das Merkmal 9HA3 des Hilfsantrags 3 aufgenommen
wurde.
Der Anspruch 1 des Hilfsantrags 7 vom 31. Juli 2023 ergibt sich aus dem Anspruch
1 des Hilfsantrags 1, indem das Merkmal 9HA3 des Hilfsantrags 3 und das Merkmal
9HA5 des Hilfsantrags 5 aufgenommen wurden.
Der Anspruch 1 des Hilfsantrags 8 vom 31. Juli 2023 ergibt sich aus dem erteilten
Anspruch 1 (Hauptantrag), indem das Merkmal 4aHA1 des Hilfsantrags 1, das
Merkmal 9HA3 des Hilfsantrags 3 und das Merkmal 9HA5 des Hilfsantrags 5
aufgenommen wurden.
Der Anspruch 1 des Hilfsantrags 9 vom 31. Juli 2023 ergibt sich aus dem Anspruch
1 des Hilfsantrags 8, indem die Merkmale 4.2HA3, 5.1HA3, 5.3HA3 und 5.5HA3 des
Hilfsantrags 3 aufgenommen wurden.
Der Anspruch 1 des Hilfsantrags 10 vom 31. Juli 2023 ergibt sich aus dem
Anspruch 1 des Hilfsantrags 5, indem das Merkmal 9HA3 des Hilfsantrags 3 sowie
weitere Merkmale (10HA10, 10.1HA10 und 10.2HA10) aufgenommen wurden:
10HA10 wherein the memory module is one of a plurality of memory modules, each
of the plurality of memory modules being coupled to the system memory
controller via the set of control lines (440) and the N-bit-wide data lines
(450);
10.1HA10 wherein when the system memory controller executes read or write
operations, each specific operation is targeted at a specific memory module
of the plurality of memory modules, and
10.2HA10 wherein the data transmission circuits (416') on the memory module are
disabled when data is driven between the system memory controller and
another memory module of the plurality of memory modules.
Der Anspruch 1 des Hilfsantrags 11 vom 7. Juni 2024 ergibt sich aus dem erteilten
Anspruch 1 (Hauptantrag), indem das Merkmal 4aH1 des Hilfsantrags 1, sowie die
folgenden Merkmale geändert bzw. aufgenommen wurden
(Änderungen
unterstrichen):
4aHA11 wherein the multiple N-bit-wide ranks are divided into a first group and a
second group;
6.3.b.2HA11 wherein the byte-wise write data path is branched into two byte-wise data
paths A and B, with data path A associated with the first group of ranks and
data path B associated with the second group of ranks, and with data path
A comprising first write tristate buffers (504) and data path B comprising
second write tristate buffers (506);
8.1.bHA11 whereby, if the second one of the multiple ranks is part of the first group of
ranks, the write tristate buffers of data path A are enabled for the second
time period to drive the byte-wise section of the N-bit wide write data to the
associated two memory devices in the second one of the multiple ranks and
8.1.cHA11 the write tristate buffers of data path A are disabled after the second time
period;
8.1.dHA11 whereby, if the second one of the multiple ranks is part of the second group
of ranks, the write tristate buffers of data path B are enabled for the second
time period to drive the byte-wise section of the N-bit wide write data to the
associated two memory devices in the second one of the multiple ranks and
8.1.eHA11 the write tristate buffers of data path B are disabled after the second time
period.
Der Anspruch 1 des Hilfsantrags 11a vom 7. November 2024 ergibt sich aus dem
Anspruch 1 des Hilfsantrags 11, indem die Merkmale 8.1.bHA11 und 8.1.dHA11 wie
folgt geändert wurden (Änderungen unterstrichen):
8.1.bHA11a whereby, if the second one of the multiple ranks is part of the first group
of ranks, the write tristate buffers of data path A are enabled for the second
time period to drive the byte-wise section of the N-bit wide write data to
the associated two memory devices in the second one of the multiple
ranks, while the write tristate buffers of data path B are disabled, and
8.1.dHA11a whereby, if the second one of the multiple ranks is part of the second group
of ranks, the write tristate buffers of data path B are enabled for the second
time period to drive the byte-wise section of the N-bit wide write data to
the associated two memory devices in the second one of the multiple
ranks, while the write tristate buffers of data path A are disabled, and
Der Anspruch 1 des Hilfsantrags 12 vom 7. Juni 2024 ergibt sich aus dem Anspruch
1 des Hilfsantrags 11, indem das Merkmal 6.3.b.2HA11 gestrichen und die folgenden
Merkmale aufgenommen wurden:
6.3.a.2HA12 wherein the byte-wise read data path comprises a multiplexer (508) to
merge data signals read from the memory devices (412’) of a rank and
received at first terminals Y1 of the data transmission circuit if the rank is
part of the first group of ranks or received at second terminals Y2 of the
data transmission circuit if the rank is part of the second group of ranks;
6.3.b.2HA12 wherein the byte-wise write data path is branched into two byte-wise data
paths A and B, with data path A associated with the first terminals Y1 of
the data transmission circuit and the first group of ranks and data path B
associated with the second terminals Y2 of the data transmission circuit
and the second group of ranks, and with data path A comprising first write
tristate buffers (504) and data path B comprising second write tristate
buffers (506);
8.1.b.1HA12 while the write tristate buffers of data path B and the read tristate buffers
(509) are disabled for the second time period, and
8.1.d.1HA12 while the write tristate buffers of data path A and the read tristate buffers
(509) are disabled for the second time period, and
Der Anspruch 1 des Hilfsantrags 12a vom 7. November 2024 ergibt sich aus dem
Anspruch 1 des Hilfsantrags 12, indem das Merkmal 6.3.a.2 HA12 wie folgt geändert
wurde (Änderungen unter- bzw. durchgestrichen):
6.3.a.2HA12a wherein the byte-wise read data path comprises a multiplexer (508) to
select merge data signals read from the memory devices (412’) of a rank
and received at first terminals Y1 of the data transmission circuit if the
rank is part of the first group of ranks or received at second terminals Y2
of the data transmission circuit if the rank is part of the second group of
ranks and route the selected data signals to its output;
Der Anspruch 1 des Hilfsantrags 13 vom 7. Juni 2024 ergibt sich aus dem Anspruch
1 des Hilfsantrags 12, indem die folgenden Merkmale geändert bzw. aufgenommen
wurden (Änderungen unterstrichen):
7.1.bHA13 whereby, if the first one of the multiple ranks is part of the first group of
ranks, the multiplexer (508) selects data from the first terminals Y1, the
read tristate buffers (509) are enabled for the first time period to drive the
byte-wise section of the N-bit wide read data to the respective byte-wise
section of the N-bit-wide data lines, and
7.1.b.1HA13 the first write tristate buffers (504) and the second write tristate buffers
(506) are disabled for the first time period, and
7.1.dHA13 whereby, if the first one of the multiple ranks is part of the second group
of ranks, the multiplexer (508) selects data from the second terminals Y2,
the read tristate buffers (509) are enabled for the first time period to drive
the byte-wise section of the N-bit wide read data to the respective bytewise section of the N-bit-wide data lines, and
7.1.d.1HA13 the first write tristate buffers (504) and the second write tristate buffers
(506) are disabled for the first time period, and
7.1.eHA13
the read tristate buffers (509) are disabled after the first time period;
Der Anspruch 1 des Hilfsantrags 13a vom 7. November 2024 ergibt sich aus dem
Anspruch 1 des Hilfsantrags 13, indem das Merkmal 6.3.a.2HA12 durch das Merkmal
6.3.a.2HA12a ersetzt wurde:
Der Anspruch 1 des Hilfsantrags 14 vom 7. Juni 2024 ergibt sich aus dem Anspruch
1 des Hilfsantrags 13, indem die Merkmale 4.2HA2, 5.1HA2, 5.3HA2 und 5.5HA2 des
Hilfsantrags 2 aufgenommen wurden.
Der Senat hatte den Parteien zuvor mit einem qualifizierten Hinweis nach § 83 Abs. 1
PatG vom 25. April 2023 die Gesichtspunkte mitgeteilt, die für die Entscheidung voraussichtlich von besonderer Bedeutung sein würden.
Wegen der weiteren Einzelheiten wird auf den Akteninhalt, insbesondere auf die
zwischen den Parteien gewechselten Schriftsätze sowie auf das Protokoll zur mündlichen
Verhandlung vom 7. November 2024 verwiesen.
E n t s c h e i d u n g s g r ü n d e
Die Klagen, mit denen der Nichtigkeitsgrund der fehlenden Patentfähigkeit nach Art. II
§ 6 Abs. 1 Satz 1 Nr. 1 IntPatÜG, Art. 138 Abs. 1 lit. a) EPÜ i. V. m. Art. 52, 54
und 56 EPÜ und der Nichtigkeitsgrund der unzulässigen Erweiterung nach Art. II § 6
Abs. 1 Satz 1 Nr. 3 IntPatÜG, Art. 138 Abs. 1 lit. c) EPÜ i. V. m. Art. 83 100 lit. c) EPÜ
geltend gemacht werden, sind zulässig.
Die Klagen sind auch begründet. Das Streitpatent ist für nichtig zu erklären, weil es weder
in der erteilten Fassung nach Hauptantrag noch in der Fassung eines der Hilfsanträge
Bestand hat.
I.
1.
Das Streitpatent betrifft Speichersubsysteme von Computersystemen und
insbesondere Systeme, Vorrichtungen und Verfahren zum Verbessern der Leistung
und der Speicherkapazität von Speichersubsystemen oder Speicherkarten,
insbesondere Speicherkarten, die DIMMS („dual in-line memory modules“)
enthalten (vgl. Abs. [0002] der Streitpatentschrift (NK 2)).
Speicherplatinen umfassen typischerweise ein oder mehrere Speichermodule,
jedes mit einer Vielzahl von Speichervorrichtungen (wie etwa DRAMs oder
SDRAMs) in einer Konfiguration in Zeilen, Spalten und Bänken, die eine
Gesamtspeicherkapazität
für
das
Speichermodul
bereitstellen.
Die
Speichervorrichtungen eines Speichermoduls sind als Ränge („ranks“) oder
Speicherreihen („rows of memory“) angeordnet, wobei jeder Speicherrang eine
Bitbreite aufweist. Beispielsweise wird ein Speichermodul, bei dem jeder Rang des
Speichermoduls 64 Bit breit ist, als eine „x64“- oder „64“-Organisation beschrieben.
Die Anzahl von Speichervorrichtungen eines Speichermoduls kann erhöht werden,
indem die Anzahl von Speichervorrichtungen pro Rang erhöht wird oder indem die
Anzahl von Rängen erhöht wird (vgl. NK 2, Abs. [0003] bis [0005]). Die Ränge
werden somit auch als Reihen bezeichnet.
Während des Betriebs werden die Ränge eines Speichermoduls durch
Steuersignale, die von dem Prozessor empfangen werden, ausgewählt oder
aktiviert. Solche Steuersignale umfassen Rank-Select-Signale, auch Chip-Select-
Signale genannt. Die meisten Computer- und Serversysteme unterstützen eine
begrenzte Anzahl von Rängen pro Speichermodul, welches die Speicherdichte, die
in jedes Speichermodul eingebaut werden kann, begrenzt. Der Speicherplatz in
einem elektronischen System ist durch den physikalisch adressierbaren Raum
begrenzt, der durch die Anzahl der Adressbits oder durch die Anzahl der
ausgewählten Chips definiert ist. Sobald der Speicherplatz für ein elektronisches
System definiert
ist,
ist es nicht möglich, den Speicherplatz ohne eine
umfangreiche Konstruktionsänderung zu modifizieren. Dies gilt insbesondere für
den Fall, dass ein Speicherraum von einem Konsortium wie dem Joint Electron
Device Engineering Council (JEDEC) definiert wird. Ein Problem entsteht, wenn die
Anwendung eines Benutzers einen größeren adressierbaren Speicherplatz
erfordert als der Speicherplatz, den das aktuelle elektronische System unterstützt
(vgl. NK 2, Absätze [0006] und [0007]).
Eine zunehmende Speicherdichte führt zu einer höheren Verlustleistung, einer
langsameren Betriebsgeschwindigkeit und höheren Kosten. Auch kann die
physikalische Größe des Speichermoduls die Dichte des Moduls begrenzen (vgl.
NK 2, Abs. [0008] bis [0010]).
Das Streitpatent beschreibt in den Figuren 1A bis 2D Speichersubsysteme nach
dem Stand der Technik.
Figur 1A des Streitpatents mit farbiger
Figur 2C des Streitpatents mit farbiger
Illustration des Senats
Illustration des Senats
Die Figur 1A veranschaulicht einen Ansatz nach dem Stand der Technik zum Erhöhen
der Anzahl
von Speichervorrichtungen. Diese
zeigt ein herkömmliches
Speichersubsystem (100) mit mindestens einem JEDEC-Standard-Zwei-Reihen-
Speichermodul (110), von denen nur eines gezeigt ist. Jede Reihe des Speichermoduls
(110) umfasst mehrere Speichervorrichtungen (112). Ein Register (130) empfängt
mehrere Steuerleitungen (140) von der Systemspeichersteuerung (120) und ist über
Steuerleitungen (142) mit den Speichervorrichtungen (112)
jeder Reihe des
Speichermoduls (110) verbunden. Dieses Speichersubsystem (100) verbindet jede
Datenleitung
eines
Arrays
von
Datenleitungen
(150)
von
einer
Systemspeichersteuerung (120) zu entsprechenden Speichervorrichtungen (112) in
den
zwei Rängen
in
jedem Speichermodul
(110). Daher
sieht die
Systemspeichersteuerung
(120)
während
einer
Schreiboperation
alle
Speichervorrichtungen (112) als ihre Last über die Datenleitungen (150). Während einer
Leseoperation
sieht
jede
Speichervorrichtung
(112) mehrere
andere
Speichervorrichtungen (112) sowie die Systemspeichersteuerung (120) als ihre Last
über die Datenleitungen (150) (vgl. NK 2, Abs. [0016] und Fig. 1A).
In einer "Fly-by"-Konfiguration werden Steuersignale entlang der Steuerleitungen (z.B.
in einer Einweg-Daisy-Chain) von dem Register zu den Speichervorrichtungen eines
gegebenen Ranges gesendet. Diese Steuersignale erreichen sequentiell
jede
Speichervorrichtung der Reihe nach. So erreicht ein Steuersignal die
Speichervorrichtung mit der längsten Steuerleitung erst eine beträchtliche Zeitspanne
später, nachdem dasselbe Steuersignal die Speichervorrichtung mit der kürzesten
Steuerleitung
erreicht
hat.
Die
Zeitunterschiede
begrenzen
die
Betriebsgeschwindigkeit und die Leistung des Speichermoduls. Außerdem leiden
die "Fly-by"-Speichersubsysteme unter großen Lasten, die zu langsameren
Taktgeschwindigkeiten führen (vgl. NK 2, Abs. [0021] und [0022]).
Ein bekannter Vorschlag besteht darin, einen Speicherpuffer vorzusehen, der
sowohl die Steuersignale als auch die Datensignale handhabt. Die Figur 2C
veranschaulicht ein herkömmliches zweireihiges Speichermodul (310), das einen
Speicherpuffer (330) umfasst. Die Konfiguration der Figur 2C strebt danach, dass
sowohl die Datensignale als auch die Steuersignale zu dem Speicherpuffer (330)
gehen. Solche Konfigurationen haben jedoch erhebliche Nachteile. Um die
Datensignale an die verschiedenen Speichervorrichtungen (312) zu senden,
umfasst das Speichermodul (310) eine extrem große Anzahl von Datenleitungen,
die den Speicherpuffer (330) mit den Speichervorrichtungen (312) koppeln.
Beispielsweise ist der Speicherpuffer (330) für einen LRDIMM (Load Reduced
DIMM) eine sehr große 628-Pin-Vorrichtung. Außerdem ist die Logistik des
Anpassens der Zeitverzögerungen dieser vielen Datenleitungen, um die
gewünschte zeitliche Abstimmung von Datensignalen von dem Speicherpuffer
(330) zu den Speichervorrichtungen (312) bereitzustellen, schwierig. Zudem
übernimmt der Speicherpuffer
(330) einen Teil der Steuerung des
Datensignaltimings. Trotzdem kann das Speichermodul (310) der Figur 2C
aufgrund der
langen Fly-By-Zeiten
im Hinblick auf die gewünschten
Taktfrequenzen nur im asynchronen Modus und nicht im synchronen Modus
arbeiten (vgl. NK 2, Abs. [0023] und [0024]).
Vor diesem Hintergrund liegt dem Streitpatent als technisches Problem die
objektive Aufgabe zugrunde, ein Speichermodul mit hoher Speicherdichte und
Zugriffsgeschwindigkeit bereitzustellen (vgl. NK 2, Abs. [0008] - [0010], [0022],
[0025]).
Diese Aufgabe wird durch das Speichermodul des erteilten Anspruchs 1, sowie
durch das Speichermodul des erteilten selbstständigen Anspruchs 8 des
Streitpatents gelöst.
Der hier zuständige Fachmann
ist ein Elektrotechniker oder
technischer
Informatiker mit Schwerpunkt Halbleitertechnik oder Mikroelektronik mit
Hochschulabschluss und mehrjähriger Berufserfahrung sowie einschlägigen
Kenntnissen in dem Bereich der Entwicklung von Speichermodulen.
2. Die Merkmale bedürfen der Auslegung.
Die hier mit Illustrationen des Senats wiedergegebenen Figuren 3B und 3C des
Streitpatents
(NK 2)
zeigen
Ausführungsformen
des
beanspruchten
Speichermoduls:
Figur 3B der NK 2 mit Illustrationen des
Figur 3C der NK 2 mit Illustrationen des
Senats
Senats
Der Anspruch 1 ist auf ein Speichermodul (402‘) (grün umrandet) mit einer Bitbreite von
N Bits gerichtet (Merkmale 1, 1.1). Als Beispiele werden unter anderem Bitbreiten von
64 Bits, 72 Bits, 128 Bits und 256 Bits genannt (vgl. NK 2, Abs. [0027]). Das
Speichermodul
ist zur Verwendung
in einem Computersystem mit einem
Systemspeichercontroller (420‘) (helles orange) geeignet (Merkmal 1.2). Der
Speichercontroller ist somit Teil des Computersystems und nicht des Speichermoduls.
Das Computersystem beinhaltet zudem Steuerleitungen (440‘) (violett) und N-Bit-breite
Datenleitungen
(450‘)
(rot),
die
das Speichermodul
(402‘) mit
dem
Systemspeichercontroller (420‘) verbinden (Merkmal 2).
Das Speichermodul (402‘) weist eine gedruckte Leiterplatte (410‘) auf, die in einem
Modulschlitz des Computersystems installiert werden kann (Merkmal 3). Die gedruckte
Leiterplatte (410‘) hat einen Kantenstecker (vgl. Figur 3D des Streitpatents), der eine
Vielzahl elektrischer Kontakte aufweist (Merkmal 3.1), die an einer Kante der
gedruckten Leiterplatte (410‘) positioniert sind (Merkmal 3.1.a) und lösbar mit
korrespondierenden Kontakten eines Computersystemsockels verbunden werden
können, um eine elektrische Leitfähigkeit zwischen dem Systemspeichercontroller
(420‘) und dem Speichermodul (402‘) bereitzustellen (Merkmal 3.1.b).
Das Speichermodul (402‘) weist darüber hinaus Speichervorrichtungen (412‘) (hellgelb,
hellblau, gelb, blau), wie DRAMs oder SDRAMs (vgl. NK 2, Abs. [0029]) auf, die jeweils
eine Bitbreite von 4 Bits haben (Merkmal 4). Die Speichervorrichtungen sind
mechanisch mit der gedruckten Leiterplatte verbunden
(Merkmal 4.1). Die
Speichervorrichtungen (412‘) sind in mehreren, also mindestens zwei, N-Bit-breiten
Reihen angeordnet; somit hat jede Reihe von Speichervorrichtungen (412‘) eine
Bitbreite von N Bits, die der Bitbreite des Speichermoduls (402‘) entspricht. Dabei
kommuniziert nur eine N-Bit-breite Reihe auf dem Speichermodul (402‘) N-Bit-breite
Daten mit dem Speichercontroller (420‘)
im Ansprechen darauf, dass das
Speichermodul (402‘) von dem Speichercontroller (420‘) einen Satz von Steuersignalen
für eine Speicherlese- oder -schreiboperation empfängt (Merkmal 4.2). Die
Verwendung des bestimmten Artikels („the memory controller“) im Merkmal 4.2 weist
den Fachmann darauf hin, dass es sich bei dem Speichercontroller um den im Merkmal
1.2 eingeführten Systemspeichercontroller (420‘) handelt. In dem Ausführungsbeispiel
der Figur 3B sind die Reihen („ranks“) vertikal angeordnet und mit A, B, C und D
bezeichnet (vgl. NK 2, Abs. [0034], sowie Sp. 16, Z. 14). Das Merkmal 4.2 versteht der
Fachmann so, dass gemäß Figur 3B vier Reihen (A, B, C und D) vorhanden sind, und
aufgrund der vom Systemspeichercontroller (420‘) empfangenen Steuersignale nur
eine Reihe mit dem Systemspeichercontroller kommuniziert.
Das Speichermodul (402‘) weist des Weiteren eine Steuerschaltung (430‘) (violett) auf,
die mechanisch mit der gedruckten Leiterplatte (410‘) und über registrierte
Steuerleitungen (442‘) betriebsbereit mit den Speichervorrichtungen (412‘) verbunden
ist (Merkmal 5). Die Steuerschaltung (430‘) ist dazu konfigurierbar, erste Steuersignale
für eine Speicherleseoperation zu registrieren, die von dem Systemspeichercontroller
(420‘) über die Steuerleitungen (440‘) (violett) empfangen werden (Merkmal 5.1) und
erste Modulsteuersignale zu erzeugen (Merkmal 5.2). Die Steuerschaltung (430‘) ist
des Weiteren
dazu
konfigurierbar,
zweite
Steuersignale
für
eine
Speicherschreiboperation zu registrieren, die von dem Systemspeichercontroller (420‘)
über die Steuerleitungen (440‘) empfangen werden (Merkmal 5.3) und zweite
Modulsteuersignale zu erzeugen (Merkmal 5.4). Die ersten und zweiten Steuersignale
werden somit von dem Systemspeichercontroller (420‘) an die Steuerschaltung (430‘)
übertragen und beziehen sich auf eine Speicherlese- oder Speicherschreiboperation.
Diese Steuersignale werden von der Steuerschaltung (430‘) empfangen und registriert.
Die ersten und zweiten Modulsteuersignale werden hingegen von der Steuerschaltung
(430‘) erzeugt und an die Datenübertragungsschaltungen (416‘) übertragen (vgl.
Merkmal 6.1.b).
Gemäß Merkmal 6 weist das Speichermodul (402‘) n/2 Datenübertragungsschaltungen
(416') (rot) auf, die mechanisch mit der gedruckten Leiterplatte (410‘) verbunden und
an korrespondierenden Stellen entlang des Kantensteckers der gedruckten Leiterplatte
verteilt sind. Der Anspruchswortlaut definiert die Anzahl n zwar nicht, jedoch gibt das
Merkmal 6.2.b an, dass
jede Datenübertragungsschaltung
(416') mit zwei
Speichervorrichtungen (412‘) in jeder der mehreren Reihen verbunden ist und der
Absatz
[0034] des Streitpatents (NK 2) beschreibt, dass n die Anzahl der
Speichervorrichtungen (412‘) pro Reihe („rank“) des Speichermoduls (402‘) ist. Nur im
Ausführungsbeispiel der Figur 3B weist das Speichermodul
(402‘) n = 6
Speichervorrichtungen
(412‘)
pro
Reihe
und
somit
n/2
=
Datenübertragungsschaltungen (416‘) auf. Die Anzahl der Reihen hat auf die
Bestimmung der Anzahl n/2 keinen Einfluss. Damit gibt es halb so viele
Datenübertragungsschaltungen wie Speichervorrichtungen pro Reihe. Das
Ausführungsbeispiel der Figur 3A ist somit nicht anspruchsgemäß.
Die n/2 Datenübertragungsschaltungen (416‘) sind außerdem dazu konfigurierbar, mit
dem Systemspeichercontroller (420‘) betriebsbereit verbunden zu werden (in Fig. 3B
über die N-Bit-breiten Datenleitungen (450‘) (rot)) und Modulsteuersignale von der
Steuerschaltung (430‘) zu empfangen (in Fig. 3B über die Leitungen 432‘ (vgl. NK 2,
Abs. [0033], [0034])) (Merkmale 6.1, 6.1.a, 6.1.b).
Jede Datenübertragungsschaltung (416') hat eine Bitbreite von 8 Bits (Merkmal 6.2).
Eine erste Seite der Datenübertragungsschaltung (416‘) ist mit einem 8 Bit großen
(byteweisen) Abschnitt der Datenleitungen (450‘) verbunden (Merkmal 6.2.a).
Eine zweite Seite der Datenübertragungsschaltung
(416‘)
ist mit zwei
Speichervorrichtungen in jeder Reihe (z. B. 412’A1 und 412’A2 in Figur 3B) verbunden
(Merkmal 6.2.b). Da die Speichervorrichtungen (412‘, z. B. 412‘A1 und 412‘A2) jeweils
eine Bitbreite von 4 Bits haben (Merkmal 4), entspricht die Bitbreite der zwei
Speichervorrichtungen (412‘, z. B. 412‘A1 und 412‘A2) pro Reihe der Bitbreite der
Datenübertragungsschaltung (416‘) (2 x 4 Bit = 8 Bit). Das Streitpatent offenbart in
Figur 4B (die allgemein Figur 3B entspricht) eine Datenübertragungsschaltung (416) mit
einer Gesamtbitbreite von 8 Bits, die Datenbits 0–7 von der Systemspeichersteuerung
(420) empfängt und selektiv die Datenbits 0–3 zu einer ersten Speichervorrichtung
(412A1, 412B1, 412C1, 412D1) und die Datenbits 4–7 an eine zweite
Speichervorrichtung (412A2, 412B2, 412C2, 412D2) überträgt (vgl. NK 2, Abs. [0039] und
Fig. 4B). So kann eine Datenübertragungsschaltung (416’) die Datenbits 0 bis 7 von
dem Systemspeichercontroller (420‘) empfangen und die Datenbits 0 bis 3 an eine der
zwei Speichervorrichtungen (412‘) und die Datenbits 4 bis 7 an die andere der zwei
Speichervorrichtungen des gleichen Rangs senden (vgl. NK 2, Abs. [0039]). Auch der
Beschreibung zur Figur 3B ist zu entnehmen, dass entweder die Speichervorrichtungen
A1, A2, C1 und C2 oder die Speichervorrichtungen B1, B2, D1 und D2 gekoppelt
werden (vgl. NK 2, Abs. [0035], Sp. 12, Z. 6 bis 14). In Figur 4B ist 412A2
fälschlicherweise als 412A bezeichnet.
Figur 4B der NK 2 mit Illustrationen des
Figur 5 der NK 2 mit Illustrationen des
Senats
Senats
Die Datenübertragungsschaltung (416) weist einen byteweisen (8 Bit) Lesedatenpfad
von der zweiten Seite zu der ersten Seite, der Lese-Tristate-Puffer (509) aufweist, auf
(Merkmale 6.3, 6.3.a, 6.3.a.1), sowie einen byteweisen (8 Bit) Schreibdatenpfad von
der ersten Seite zu der zweiten Seite, der Schreib-Tristate-Puffer (504, 506) aufweist,
auf (Merkmale 6.3.b, 6.3.b.1) und eine Steuerlogikschaltung (502), die den byteweisen
Lesedatenpfad und den byteweisen Schreibdatenpfad
im Ansprechen auf
Modulsteuersignale, die von der Steuerschaltung (430) empfangen werden, steuert
(Merkmal 6.3.c). Ein Tri-State- oder Drei-Zustands-Puffer ist eine Art digitaler Puffer,
der drei stabile Zustände hat: einen hohen Ausgangszustand, einen niedrigen
Ausgangszustand und einen hochohmigen Zustand. Im hochohmigen Zustand ist der
Ausgang des Puffers vom Ausgangsbus getrennt, sodass andere Geräte den Bus ohne
Störung durch den Tri-State-Puffer ansteuern können (vgl. Wikipedia „Three-state
logic“).
So zeigt die Figur 5 des Streitpatents einen ersten Lesedatenpfad vom ersten
Anschluss Y1 der zweiten Seite über den Multiplexer (508) und den Lese-Tristate-Puffer
(509) (braun) zur Datenleitung (450) der ersten Seite (vgl. NK 2, Abs. [0043], [0044],
[0047], [0055]). Dabei liefert die Steuerschaltung (430) Steuersignale an eine
Steuerlogikschaltung (502), um den Multiplexer (508) zu veranlassen, Daten des ersten
Lesedatenpfads oder eines zweiten Lesedatenpfads (vom zweiten Anschluss Y2 der
zweiten Seite über den Multiplexer 508 und den Lese-Tristate-Puffer 509 zur
Datenleitung 450 der ersten Seite) auszuwählen und zur ersten Seite zu übertragen
(vgl. NK 2, Abs. [0047], [0056]). Die Figur 5 offenbart darüber hinaus einen ersten
Schreibdatenpfad von der Datenleitung (450) der ersten Seite über einen Schreibpuffer
(503) und einen Tristate-Puffer (504) (grün) zum Anschluss Y1 der zweiten Seite (vgl.
NK 2, Abs. [0043] bis [0046]). Statt des ersten Schreibdatenpfads kann auch ein zweiter
Schreibdatenpfad von der Datenleitung (450) der ersten Seite über den Schreibpuffer
(503) und einen Tristate-Puffer (506) (grün) zum Anschluss Y2 der zweiten Seite
aufgrund der Freigabesteuersignale von der Steuerschaltung (430) von der
Steuerlogikschaltung (502) ausgewählt werden (vgl. Abs. [0046], [0053]). Die
Ausführungsform der Figur 5 ist 1 Bit breit und schaltet eine einzelne Datenleitung (518)
zwischen der Speichersteuerung (420) und den Speichervorrichtungen (412) um. Die
Datenübertragungsschaltung (416) kann aber auch 8 Bit (1 Byte) breit sein und eine
entsprechende Anzahl von Datenleitungen (518) schalten (vgl. Abs. [0043]). Werden
beispielsweise die Speichervorrichtungen 412A1 (Bits 0-3) und 412A2 (Bits 4-7) mit dem
ersten Anschluss Y1 und die Speichervorrichtungen 412B1 (Bits 0-3) und 412B2 (Bits 0-
7) mit dem zweiten Anschluss Y2 verbunden, können die Daten entweder über den
Anschluss Y1 oder über den Anschluss Y2 byteweise geschrieben werden. Dabei
entnimmt der Fachmann der Streitpatentschrift, dass die Steuerlogikschaltung (502)
den Lesedatenpfad derart steuert, dass entweder das vom Anschluss Y1 oder das vom
Anschluss Y2 kommende Signal weitergeleitet wird (vgl. NK 2, Abs. [0047], Sp. 18, Z.
31 bis 34), und dass die Steuerlogikschaltung (502) den Schreibdatenpfad derart
steuert, dass entweder der Schreibpfad A zum Anschluss Y1 oder der Schreibpfad B
zum Anschluss Y2 ausgewählt wird (vgl. Abs. [0046]). Die Steuerlogikschaltung steuert
somit sowohl den Lese- als auch den Schreibdatenpfad im Sinne einer Weiche.
Bei der Speicherleseoperation wird eine erste der mehreren Reihen ausgewählt
(Merkmal 7, erster Teil). Da die Datenübertragungsschaltung (416‘) mit zwei
zugehörigen Speichervorrichtungen in jeder Reihe verbunden ist (vgl. Merkmal 6.2.b),
werden folglich zwei Speichervorrichtungen ausgewählt, beispielsweise in Figur 3B/4B
die Reihe A mit den Speichervorrichtungen 412A1 und 412A2 oder die Reihe B mit den
Speichervorrichtungen 412B1 und 412B2, oder die Reihe C mit den
Speichervorrichtungen 412C1 und 412C2, oder die Reihe D mit den
Speichervorrichtungen 412D1 und 412D2. Die Auswahl erfolgt, um N-Bit-breite
Lesedaten im Ansprechen auf registrierte Steuersignale für die Speicherleseoperation
aus der Steuerschaltung (430‘) auszugeben (Merkmal 7, zweiter Teil).
Dem Absatz
[0033] des Streitpatents entnimmt der Fachmann, dass die
Steuerschaltung (430) über die Steuerleitungen (440) Steuersignale (z. B.
Zeilenadresssignale, Spaltenadresssignale und Chip-Select-Signale)
vom
Systemspeichercontroller (420) empfängt und zusätzliche („additional“) Chip-
Select-Signale oder „output enable“ Signale erzeugt. Diese beruhen auf der
Adressdekodierung, wie der entsprechende Satz aussagt („The control circuit 430,
430' may produce additional chip-select signals or output enable signals based on
address decoding“). Für ein Beispiel der Steuerschaltung (430) verweist die
Streitpatentschrift auf die US 7,532,537 B2 (ZP11), die in ihrer Gesamtheit durch
Bezugnahme in die Streitpatentschrift aufgenommen ist. Dieser Druckschrift ist in
Spalte 16, Zeile 45 bis Spalte 17, Zeile 67 zu entnehmen, dass basierend auf zwei
Chip-Select-Signalen (CS0-CS1) und einem Zeile/Spalte Adresssignal (An+1) vier
Chip-Select-Signale (CS0A, CS0B, CS1A, CS1B) für vier Ränge erzeugt werden. Somit
offenbart der Absatz [0033] des Streitpatents, dass bei der Lese- oder Schreiboperation
durch die Eingangssteuersignale (CS0-CS1 und An+1) von der Systemspeichersteuerung
(420) eine bestimmte Reihe (0A, 0B, 1A, 1B) ausgewählt wird.
Dieses ist so zu verstehen: Der Systemspeichercontroller (420) geht von einer
bestimmten Speicherkapazität der Chips aus. Hier sei beispielsweise 1 Gbit
angenommen. Dies bedeutet, dass es eine Adresskodierung für 1 Gbit gibt und
zudem mehrere Ränge,
beispielsweise
2 Ränge
aus Sicht
des
Systemspeichercontrollers (420) vorhanden sind. Der Systemspeichercontroller
(420) gibt an, welcher der 2 Ränge angesprochen werden soll und er gibt die
Speicheradresse vor. Physikalisch sind aber Chips kleinerer Speicherkapazität, so
beispielsweise nur Chips mit einer Kapazität von 512 Mbit vorhanden. Diese
werden mit einer Adresscodierung für 512 Mbit codiert. Die Steuerschaltung (430)
wandelt nun die Adresscodierung für 1 Gbit in eine für 512 Mbit um und erzeugt ein
weiteres Chip-Select-Signal, mittels dessen er aus zwei 512 Mbit Chips jeweils
einen auswählt. Dazu kann er das MSB (Most Significant Bit) der Adresscodierung
für 1 Gbit, oder im Prinzip jedes beliebige der Bits verwenden. Erhalten bleiben
aber die vom Systemspeichercontroller (420) angegebenen Rangauswahlsignale,
die das Paar von Speicherchips angeben, das angesprochen werden soll, und die
die Steuerschaltung (430) in neue Chip-Select-Signale umsetzt. Genau genommen
hat sich die Ranganzahl im Speichermodul verdoppelt, die Steuerschaltung (430)
fingiert aber nach außen ein Speichermodul mit der vom Systemspeichercontroller
(420) angenommenen Anzahl von Rängen. Insgesamt bedeutet dies, dass der
Systemspeichercontroller (420) den Rang auswählt. Speichermodulintern kann ein
Rang aber in mehrere Unterränge (hier A, B, C, D) aufgeteilt sein und die
Steuerschaltung (430) wählt den Unterrang (A, B, C oder D) aus.
Auf Basis der Steuersignale von der Systemspeichersteuerung (420) (vgl. Abs. [0045]:
„address and control signals pass from the memory controller 420 to the control circuit
430“) werden von der Steuerschaltung (430) erste Modulsteuersignale (Steuersignale
für eine Leseoperation (vgl. Abs. [0047]); Merkmal 5.2) oder zweite Modulsteuersignale
(Freigabesteuersignale für eine Schreiboperation (vgl. Abs. [0046]: „enable control
signals”); Merkmal
5.4) erzeugt und
über Leitungen
(432) an
die
Datenübertragungsschaltungen (416) gesendet (vgl. Abs. [0045]: „the control circuit 430
which produces controls sent to the control logic circuitry 502 (e.g., via lines 432) which
then controls operation of the components of the data transmission circuits 416“).
Im Ansprechen auf die ersten Modulsteuersignale aktiviert die Steuerlogikschaltung
(502) den byteweisen Lesedatenpfad für eine erste Dauer (Merkmal 7.1). Das
Aktivieren des ausgewählten Lesedatenpfads, also der entsprechenden Bauelemente
zum Lesen entweder aus der Reihe A (412A1 und 412A2) bzw. C (412C1 und 412C2)
oder aus der Reihe B (412B1 und 412B2) bzw. D (412D1 und 412D2) (vgl. NK 2, Abs.
[0047]) versteht der Fachmann dabei im Sinne einer Weichenstellung für den
ausgewählten Lesedatenpfad.
In der ersten Dauer geht ein byteweiser (8-Bit) Abschnitt des N-Bit-breiten
Lesedatenpfads von den zwei Speichervorrichtungen in einer Reihe zu dem jeweiligen
byteweisen (8-Bit) Abschnitt der N-Bit-breiten Datenleitungen über den byteweisen
(8-Bit) Lesedatenpfad über (Merkmal 7.1.a). Bei Auswahl der Reihe A mit den beiden
Speichervorrichtungen 412A1 und 412A2 in dem Ausführungsbeispiel gemäß Figur
3B/4B erfolgt eine Übertragung der Bits 0-3 und 4-7, also eines Bytes. Um den
byteweisen Abschnitt der N-Bit-breiten Lesedaten zu dem jeweiligen byteweisen
Abschnitt der N-Bit-breiten Datenleitungen zu treiben, werden die Lese-Tristate-Puffer
(509) für die erste Dauer aktiviert (Merkmal 7.1.b). Im Ausführungsbeispiel der Figur 6
des Streitpatents, treibt der Puffer 509 während der sechsten Zeitspanne 606 aktiv ein
vom Multiplexer 508 kommendes Datensignal (vgl. in Fig. 6 „Enable D Buffer (508)“,
offensichtlich „Enable D Buffer (509)“ ist während Zeitspanne 606 „High“), das den
Lesedaten entspricht (vgl. NK 2, Abs. [0056] und Fig. 5, 6). Nach der ersten Dauer (606)
werden die Lese-Tristate-Puffer (509) deaktiviert (vgl. Zeitspanne 607 in Figur 6 des
Streitpatents) (Merkmal 7.1.c).
Figur 6 des Streitpatents
Bei der Speicherschreiboperation wird eine zweite der mehreren Reihen ausgewählt
(Merkmal 8, erster Teil). Beispielsweise wird in Figur 3B/4B die Reihe A mit den
Speichervorrichtungen 412A1 und 412A2 oder die Reihe B mit den
Speichervorrichtungen 412B1 und 412B2, oder die Reihe C mit den
Speichervorrichtungen 412C1 und 412C2, oder die Reihe D mit den
Speichervorrichtungen 412D1 und 412D2 ausgewählt. Die Auswahl erfolgt, um N-Bitbreite Schreibdaten
im Ansprechen auf
registrierte Steuersignale
für die
Speicherschreiboperation von der Steuerschaltung (430‘) zu empfangen (Merkmal 8,
zweiter Teil).
Im Ansprechen auf die zweiten Modulsteuersignale aktiviert die Steuerlogikschaltung
(502) den byteweisen Schreibdatenpfad für eine zweite Dauer (Merkmal 8.1). Das
Aktivieren des ausgewählten Schreibdatenpfads, also der entsprechenden
Bauelemente zum Schreiben entweder in die Reihe A (412A1 und 412A2) bzw. C (412C1
und 412C2) oder in die Reihe B (412B1 und 412B2) bzw. D (412D1 und 412D2) (vgl. NK
2, Abs. [0046]) versteht der Fachmann dabei im Sinne einer Weichenstellung für den
ausgewählten Schreibdatenpfad.
In der zweiten Dauer geht ein byteweiser Abschnitt der N-Bit-breiten Schreibdaten von
dem jeweiligen byteweisen Abschnitt der N-Bit-breiten Datenleitungen zu den zwei
Speichervorrichtungen in der zweiten Reihe über den byteweisen Schreibdatenpfad
über (Merkmal 8.1.a). Bei einer beispielhaften Auswahl der Reihe B mit den beiden
Speichervorrichtungen 412B1 und 412B2 in dem Ausführungsbeispiel gemäß Figur
3B/4B erfolgt eine Übertragung der Bits 0-3 und 4-7, also eines Bytes, in diese beiden
Speichervorrichtungen. Um den byteweisen Abschnitt der N-Bit-breiten Schreibdaten
zu den zwei Speichervorrichtungen in der zweiten Reihe zu treiben, werden die Schreib-
Tristate-Puffer für die zweite Dauer aktiviert (Merkmal 8.1.b). Dem Streitpatent
entnimmt der Fachmann diesbezüglich, dass nicht gleichzeitig beide im Merkmal 6.3.b.1
mit den Bezugszeichen 504 und 506 versehenen Schreib-Tristate-Puffer aktiviert
werden, sondern, dass im Sinne einer Weiche, zum Treiben der Daten in die zweite und
nicht in die andere Reihe, entweder nur der Puffer 504 zur Aktivierung des Pfades A
oder nur der Puffer 506 zur Aktivierung des Pfades B aktiviert wird (vgl. Abs. [0046]:
„the control logic circuitry 502 selects either path A or path B to direct the data.
Accordingly, when the control logic circuitry 502 receives, for example, an "enable A"
signal, a first tristate buffer 504 in path A is enabled and actively drives the data value
on its output, while a second tristate buffer 506 in path B is disabled with its output in a
high impedance condition. … Similarly, if an "enable B" signal is received, the first
tristate 504 opens path A and the second tristate 506 closes path B, thus directing the
data to a second terminal Y2“). Im Ausführungsbeispiel der Figur 6 des Streitpatents
treibt beispielsweise der Puffer 506 während der dritten Zeitspanne (603) die
Schreibdaten zum Anschluss Y2 und somit zu den mit dem Anschluss Y2 verbundenen
beiden Speichervorrichtungen 412B1 und 412B2. Der Puffer 504 ist in dieser Zeitspanne
603 deaktiviert (vgl. NK 2, Abs. [0054] und Fig. 5, 6). Nach der zweiten Dauer (603)
werden die Schreib-Tristate-Puffer (506) deaktiviert (vgl. Zeitspanne 604 in Figur 6 des
Streitpatents) (Merkmal 8.1.c).
Die Beklagte argumentiert, dass die Behauptung der Klägerin, dass das „Treiben“ der
Lese- oder Schreibdaten, von dem in den Merkmalen 7.1.b und 8.1.b gesprochen
werde, als „selektives Zulassen und Verhindern von Datenübertragungen von ganz
bestimmten Speichervorrichtungen“ verstanden werden müsste, weder eine Grundlage
im Anspruch noch in der Beschreibung habe. Auch dass die patentgemäße
Datenübertragungsschaltung zwingend so ausgestaltet sein müsse, dass sie „selektiv
zwischen
Speichervorrichtungen
[schalte],
sodass
nur
bestimmte
Speichervorrichtungen an den Systemspeichercontroller gekoppelt seien, während alle
übrigen Speichervorrichtungen vom Systemspeichercontroller isoliert werden“, könne
dem Streitpatent nicht entnommen werden. Die streitpatentgemäßen Absätze [0026]
und [0035], die die Klägerin in Bezug nehme, beinhalteten keine Definition des Begriffs
„Treiben“. Diese von der Klägerin in Bezug genommene Ausführungsform aus der
Beschreibung habe in den Anspruchswortlaut keinen Einzug gefunden. Ein selektives
Zulassen und Verhindern auf eine Speichervorrichtung einer einzigen entsprechenden
Reihe zu beschränken, sei mit der gesamten Beschreibung des Streitpatents nicht
vereinbar, denn aus dem Absatz
[0035]
folge gerade, dass
in diesem
Ausführungsbeispiel stets Speichervorrichtungen aus zwei unterschiedlichen Reihen
über eine Datenleitung miteinander verbunden und gleichzeitig mit dem
Systemspeichercontroller gekoppelt seien. Erfindungsgemäß sei der Begriff des
Treibens vielmehr dahingehend auszulegen, dass Daten von einem Ausgangsort zu
einem Zielort befördert werden. Aus dem Absatz [0041] ergebe sich, dass das
Streitpatent den Begriff “treiben” / “drive” nicht in einer speziellen Bedeutung für die
Datenübertragungsschaltungen benutze. Auch ergebe sich aus Absätzen [0035] und
[0042] des Streitpatents nicht, dass ein selektives Zulassen und Verhindern von
Datenpfaden zu Speichervorrichtungen zwingend
für das Erreichen einer
patentgemäßen Lastenreduktion erforderlich wären. Absatz [0035] spreche die
Lastenreduktion gar nicht an. Aus Absatz
[0042] ergebe sich, dass der
Speichercontroller die Datenübertragungsschaltung als einzige Last sehe, und von den
Lasten der mit der Datenübertragungsschaltung verbundenen Speichervorrichtungen
unbeeinträchtigt sei. Dabei komme es nicht darauf an, wie viele Speichervorrichtungen
mit der Datenübertragungsschaltung verbunden seien, und auch nicht darauf, wie viele
dieser Speichervorrichtungen gleichzeitig selektiv
freigeschaltet würden. Die
lastreduzierende Wirkung komme allein schon durch das Verwenden der
Datenübertragungsschaltungen mit ihren Lese- und Schreibpuffern zustande, und sei
losgelöst davon, ob Datenpfade selektiv aktiviert und deaktiviert werden könnten. Dem
Streitpatent ginge es nicht um das Öffnen und Schließen bestimmter Datenpfade
zwischen Speichercontroller und bestimmten Speichervorrichtungen, sondern darum,
dass die Datenpfade und die Logik zum Steuern der Datenpfade so arbeiteten, dass
die Datenübertragungsschaltung Datensignale zwischen dem Speichercontroller und
der von dem Speichercontroller über die Eingangssteuersignale bestimmten von den
mehreren Reihen von Speichervorrichtungen auf dem Speichermodul treibe. Auf das
Ausführungsbeispiel nach Figur 5 und ein selektives Schalten zwischen Zweigen mit
Speichervorrichtungen
in
unterschiedlichen
Reihen
durch
die
Datenübertragungsschaltung sei das Streitpatent nicht beschränkt, so dass die
Ausführungen des Landgerichts M… in Anlage NK 7 schon grundsätzlich nicht auf das
vorliegende Verfahren übertragbar seien. Die Lastreduzierung ergebe sich daraus,
dass die Datenübertragungsschaltung zwischen den Speichercontroller und alle mit ihr
verbundenen Speichervorrichtungen geschaltet sei, so dass der Speichercontroller
eben nicht die Speichervorrichtungen als Last wahrnehme (egal wie viele), sondern nur
die Datenübertragungsschaltung. Diese präsentiere sich dem Speichercontroller über
die Datenleitungen, mit denen sie mit dem Speichercontroller verbunden sei, als Last.
Die Last der Speichervorrichtungen nehme der Speichercontroller deshalb nicht wahr.
Diesen Hintergrund scheine das LG München so nicht erkannt zu haben.
Diese Argumentation konnte nicht überzeugen. Die Merkmale 4.2 („that only one N-bitwide rank on the memory module communicates N-bit-wide data with the memory controller“), 7 („a first one of the multiple ranks is selected“), 7.1.a („passing from the
associated two memory devices in one of the multiple ranks“), 8 („a second one of the
multiple ranks is selected“), 8.1.a („to the associated two memory devices in the second
one of the multiple ranks“) und 8.1.b („to the associated two memory devices in the
second one of the multiple ranks“) versteht der Fachmann i. V. m. Absatz [0050] des
Streitpatents so, dass jede spezifische Operation nur auf einen bestimmten Rang (z. B.
A) der Ränge des Speichermoduls und nicht gleichzeitig auch auf die anderen Ränge
gerichtet ist (vgl. Abs. [0053]: „each specific operation is targeted to a specific one of
the ranks A, B, C, and D of a specific memory module 402“). Genau zu diesem
ausgewählten Rang wird ein Datenpfad aktiviert (vgl. Merkmale 7.1 und 8.1). Die
Datenübertragungsschaltungen (416) treiben Datenschreibsignale und ermöglichen die
richtigen Datenpfade zwischen der Systemspeichersteuerung (420) und den
ausgewählten Speichervorrichtungen (412) (vgl. Abs. [0050]: „the data transmission
circuits 416 associated with each module 402 are operable to merge data read signals
and to drive data write signals, enabling the proper data paths between the system
memory controller 420 and the targeted or selected memory devices 412“). Gemäß
Merkmal 8.1.b werden die Schreib-Tristate-Puffer für die zweite Dauer aktiviert, um den
byteweisen Abschnitt der N-Bit-breiten Schreibdaten zu den zugehörigen zwei
Speichervorrichtungen in der zweiten der mehreren Reihen zu treiben. Genau dieses
Ermöglichen und Treiben des Datenpfads zu der ausgewählten Speichervorrichtung ist
im Absatz [0046] des Streitpatents beschrieben, wonach für eine Schreiboperation die
Steuerschaltung (430) Freigabesteuersignale an die Steuerlogikschaltung (502) jeder
Datenübertragungsschaltung (416) bereitstellt, wodurch die Steuerlogikschaltung (502)
entweder Pfad A oder B auswählt, um die Daten zu leiten. Dementsprechend wird, wenn
die Steuerlogikschaltung (502) zum Beispiel ein "Freigabe-A"-Signal empfängt, ein
erster Tristate-Puffer (504) in Pfad A freigegeben und treibt aktiv den Datenwert an
seinen Ausgang, während ein zweiter Tristate-Puffer (506) in Pfad B deaktiviert wird mit
seinem Ausgang in einem Zustand hoher Impedanz (vgl. NK 2, Abs. [0046]: „For a write
operation, during the CAS latency, the control circuit 430, in one embodiment, provides
enable control signals to the control logic circuitry 502 of each data transmission circuit
416, whereby the control logic circuitry 502 selects either path A or path B to direct the
data. Accordingly, when the control logic circuitry 502 receives, for example, an "enable
A" signal, a first tristate buffer 504 in path A is enabled and actively drives the data value
on its output, while a second tristate buffer 506 in path B is disabled with its output in a
high impedance condition.“). Somit versteht der Fachmann das Auswählen einer Reihe
(Merkmale 4.2, 7 und 8), das Aktivieren eines Datenpfads zu einer Reihe (Merkmale
7.1, 7.1.a, 8.1 und 8.1.a) i. V. m. dem Treiben von Daten zu bzw. von nur dem einen
ausgewählten Rang (Merkmale 7.1.b 7.1.c, 8.1.b und 8.1.c) derart, dass ein Datenpfad
wie bei einer Weiche zu einer Reihe aktiviert und zu den anderen Reihen deaktiviert
wird. Auch damit wird die patentgemäße Aufgabe, eine hohe Zugriffsgeschwindigkeit
bereitzustellen, erreicht, da durch das selektive Aktivieren des Datenpfads zu der
ausgewählten Reihe
im Gegensatz zum Stand der Technik, nicht
jede
Speichervorrichtung
(212) während einer Leseoperation mehrere andere
Speichervorrichtungen (212) und die Systemspeichersteuerung (220) als ihre Last über
die Datenleitungen (250), die im Stand der Technik erhebliche Performanceprobleme
verursachen, sieht (vgl. Abs. [0019] bis [0023]).
3. Das Speichermodul des Anspruchs 1 nach Hauptantrag ist nicht patentfähig, da
es dem Fachmann durch Druckschrift NK11 nahegelegt wird (Art. II § 6 Abs. 1 Satz
1 Nr. 1 IntPatÜG, Art. 138 Abs. 1 lit. a) EPÜ i. V. m. Art. 56 EPÜ).
Die Ansprüche 1 der Hilfsanträge 1 bis 7 und 9 bis 14 sind unzulässig, da die darin
beanspruchten Speichermodule ursprünglich nicht offenbart sind (Art. II § 6 Abs. 1
Satz 1 Nr. 3 IntPatÜG, Art. 138 Abs. 1 lit. c) EPÜ).
Darüber hinaus sind die Speichermodule der Ansprüche 1 nach den Hilfsanträgen
3, 8, 9 und 11 bis 14 nicht patentfähig, da sie dem Fachmann durch Druckschrift
NK11 nahegelegt werden (Art. II § 6 Abs. 1 Satz 1 Nr. 1 IntPatÜG, Art. 138 Abs. 1
lit. a) EPÜ i. V. m. Art. 56 EPÜ).
Ferner sind die Speichermodule der Ansprüche 1 nach den Hilfsanträgen 1, 2, 4
bis 7 und 10 auch nicht patentfähig, da sie dem Fachmann durch Druckschrift QE4
nahegelegt werden (Art. II § 6 Abs. 1 Satz 1 Nr. 1 IntPatÜG, Art. 138 Abs. 1 lit. a)
EPÜ i. V. m. Art. 56 EPÜ).
3.0 Zum Hauptantrag
Die Druckschrift US 2006/0277355 A1 (NK 11) betrifft Speichervorrichtungen,
insbesondere einen Controller und eine Architektur, die ein transparentes
Bankumschalten von Speichervorrichtungen ermöglicht (vgl. Abs. [0001]).
Da elektronische Geräte immer ausgefeilter werden, steigt der Bedarf an mehr
Speicher. Andererseits
sind
viele elektronische Anwendungen durch
Industriestandards eingeschränkt, und physikalische Beschränkungen verhindern
eine Erhöhung einer Busgröße (d. h. das Hinzufügen von mehr Kontaktstellen
und/oder elektrischen Pfaden zu einem Speichermodul und/oder einer
Systemspeichersteuerung ist oft unzulässig), weshalb die maximale Größe des
adressierbaren Speichers auf einem Speichermodul begrenzt ist. Somit würde das
Erhöhen der Speicherkapazität eines Speichermoduls eine größere Busgröße
erfordern. Dies ist oft unerwünscht und unpraktisch für die Abwärtskompatibilität
bestehender Geräte und etablierter Industriestandards (vgl. Abs. [0002] bis [0005]).
Daher schlägt die Druckschrift NK 11 eine auf einem Speichermodul oder alternativ
auf
einer
Systemhauptplatine montierte
Steuereinheit
und
einen
Speicherbankschalter vor, um selektiv Schreib- und Leseoperationen zu/von
Speichervorrichtungen
zu
steuern,
die
kommunikativ mit
dem
Speicherbankschalter gekoppelt sind. Durch selektives Aktivieren oder
Deaktivieren der Speichervorrichtungen
in Echtzeit
können
separate
Speichervorrichtungen mit kleinerer Kapazität eine einzelne Speichervorrichtung
mit größerer Kapazität emulieren (vgl. Abs. [0010]). Die Speicherkapazität eines
Speichermoduls wird durch Verwenden einer Vielzahl von Speichervorrichtungen
mit geringerer Kapazität erweitert, die als einzelne Speichervorrichtung mit höherer
Kapazität funktionieren. Dies wird erreicht, ohne dass dem Bus weitere Leitungen
oder ein zusätzliches externes Signal hinzugefügt werden müssen. Darüber hinaus
wird die Last des Busses nicht erhöht, da die Speicherbankschalter eine einzelne
Last des Busses darstellen, nicht die Last der damit gekoppelten einzelnen
Speichervorrichtungen. Eine Steuereinheit stellt eine Zustandsmaschine bereit, die
die Befehle an mehrere Speichervorrichtungen in mehreren Bänken steuert, um
eine einzelne Speicherbank zu
lesen/schreiben, ohne dass die anderen
Speicherbänke von dem Datenbus getrennt werden müssen (vgl. Abs. [0012]).
Figur 2 der NK 11 mit Illustrationen des
Figur 5 der NK 11 mit Illustrationen
Senats
des Senats
Die Figur 5 der NK 11 veranschaulicht ein Speichermodul (vgl. Abs. [0047]). Das
Speichermodul
(500) umfasst ein Substrat
(502), auf dem mehrere
Speichervorrichtungen (504) montiert sind, sowie eine Randschnittstelle (506), die
dazu dient, das Speichermodul (500) kommunikativ mit einem Speichersteckplatz
oder einem Kommunikationsbus (z. B. Speicherbus usw.) zu koppeln. Eine
Speichersteuerung (510) ist auf dem Substrat (502) montiert und dazu konfiguriert,
Schreib- und Leseoperationen zu/von den Speichervorrichtungen (504) zu steuern.
Die Speichersteuerung (510) ist kommunikativ mit der Randschnittstelle (506)
gekoppelt und empfängt Adress-, Befehls- und Steuersignale von der
Randschnittstelle (506). Die Speichersteuerung (510) ist auch kommunikativ mit
einem oder mehreren Speicherbankschaltern (508) gekoppelt, um Datenlese-
und/oder
-schreiboperationen
zu/von
den
einen
oder mehreren
Speichervorrichtungen (504) und (512) zu steuern. Der Speicherbankschalter (508)
ist kommunikativ mit den Speichervorrichtungen (504) und (512) gekoppelt, um
Daten zu und von einer oder mehreren der Speichervorrichtungen (504) und (512)
zu leiten. Der Speicherbankschalter (508) ist auch kommunikativ mit der
Randschnittstelle (506) gekoppelt, um Signale zwischen der Randschnittstelle
(506) und den Speichervorrichtungen (504) und (512) weiterzuleiten (vgl. Abs.
[0047]). Der Betrieb der Speichersteuerung (510) und des Speicherbankschalters
(508) bewirkt, dass die Speichervorrichtungen (504) und (512) eine einzelne
Speichervorrichtung
mit
der
Gesamtkapazität
der
kombinierten
Speichervorrichtungen (504) und (512) emulieren. Das heißt, das Betriebssystem
adressiert eine einzelne logische Speicherbank, die von der Steuerung (510) auf
die physikalischen Bänke der Speichergeräte (504) und (512) abgebildet wird (vgl.
Abs. [0048]). Die Speicherbankschalter (508) können elektrisch mit zwei oder mehr
Speichervorrichtungen (504) und (512) gekoppelt sein, wodurch die Kapazität
eines Speichermoduls
(500) erweitert wird
(vgl. Abs.
[0049]).
In einer
Implementierung, die in FIG. 5 gezeigt ist, können die Speichervorrichtungen (504)
und (512) auf dem Speichermodul (500) als neun Speicherbankschalter oder -sätze
(508) mit jeweils zwei Speicherbänken (504) und (512) angeordnet sein. Jede
Speichervorrichtung hat 512 MBit DRAM. Als Ergebnis dieser Anordnung
verwendet das Speichermodul 512-MBit-DRAM-Vorrichtungen, erscheint jedoch
für den Systemprozessor als eine 1-GBit-DRAM-Vorrichtung (vgl. Abs. [0050]). Die
ohmsche und/oder kapazitive Last auf dem Bus (110) wird nicht erhöht, weil das
Speichermodul (106) eine einzige Last für den Bus (110) darstellt, statt der Last
der einzelnen damit gekoppelten Speichervorrichtungen (vgl. Abs. [0027] und Fig.
1). In Figur 2 ist das kapazitätserweiternde Speichersystem (200) kommunikativ
mit einer DIMM-Schnittstelle (202) gekoppelt. Die DIMM-Schnittstelle (202) kann
mit einem Speichersockel und einem Kommunikationsbus gekoppelt sein, über den
Daten, Speicheradressen, Befehle und Steuerinformationen übertragen werden. In
einer Ausführungsform empfangen die Speicherbankschalter (206) und (208)
Dateninformationen von der DIMM-Schnittstelle (202) jeweils über die Datenbusse
(230) und (232). Die Steuereinheit (204) ist über einen Steuerbus (210)
kommunikativ mit den dualen Speicherbankschaltern (206) und (208) gekoppelt
und zeigt den Speicherbankschaltern (206) und (208) an, wie Daten von der DIMM-
Schnittstelle (202) empfangen und/oder gespeichert werden sollen (vgl. Abs.
[0028], [0029] und Fig. 2). Zum Beispiel enthält der Speicherbankschalter 206 die
Ports A und B, die mit den Datenbussen 234 und 236 gekoppelt sind, durch die er
Dateninformationen zu und/oder von vier Speicherbänken (d. h. Bank 0, Bank 1,
Bank 2 und Bank 3) sendet und empfängt. Die vier Speicherbänke (d. h. Bank 0,
Bank 1, Bank 2 und Bank 3) 212, 214, 216 und 218 sind auch kommunikativ mit
einem Adressbus 220 gekoppelt, über den sie Adress- und Befehlsinformationen
von der Steuereinheit 204 empfangen. In einer Ausführungsform decodiert die
Steuereinheit 204 eine über die DIMM-Schnittstelle 202 empfangene
Speicheradresse, bestimmt, welcher Speicherbank die empfangene Adresse
entspricht, und bewirkt, dass die Speicherbankschalter 206 und 208 die richtige
Speicherbank aktivieren. Die Steuereinheit 204 kann eine empfangene Adresse auf
mehrere Arten abbilden. Beispielsweise kann die Steuereinheit 204 einfach die
niedrigeren Speicheradressen Port A und höhere Speicheradressen Port B
zuordnen. Obwohl Adressinformationen an alle Speicherbänke über den
Adressbus 220 gesendet werden können, kann der Speicherbankschalter 206
und/oder die Steuereinheit 204 bestimmen, auf welche Speichervorrichtungen oder
Bänke zugegriffen wird (entweder für Lese- und/oder Schreiboperationen oder
andere Operationen). Die Steuereinheit 204 kann eine Zustandsmaschine
implementieren, die die Speicherbankschalter 206 und 208 steuert, wodurch
gesteuert wird, auf welche Speicherbänke/Vorrichtungen, die mit den Ports A und
B gekoppelt sind, zugegriffen wird (vgl. Abs. [0030] bis [0032] und Fig. 2).
Figur 3 der NK 11 mit Illustrationen
Figur 4 der NK 11 mit Illustrationen
des Senats
des Senats
Die Figur 3 veranschaulicht ein Blockdiagramm eines Adress- und
Befehlsverarbeitungssystems 300, das als Teil der Steuereinheit 204 implementiert
sein kann. Das Befehlsverarbeitungssystem 300 steuert die physische
Bankauswahl
und
die Bankumschaltrichtung. Speicheradressen
und
Befehlsinformationen werden von der DIMM-Schnittstelle 202 empfangen, in einem
Register 302 gepuffert und über den Adressbus 220 an alle Speicherbänke (z. B.
Bank 0, Bank 1, Bank 2 und Bank 3) gesendet. Eine Bankschalter-
Zustandsmaschine 308 bestimmt dann, welche Speicherbank aktiviert oder auf
welche zugegriffen werden soll.
In einer Ausführungsform
ist diese
Zustandsmaschine 308 eine logische Übersetzungstabelle, die eine primäre
Raumadresse auf eine sekundäre Raumadresse basierend auf der vorhandenen
Speicherkonfiguration abbildet. Die Zustandsmaschine 308 sendet über den
Steuerbus 210 Steuerinformationen an die Speicherbankschalter 206 und 208, um
anzuzeigen, welche Speicherbänke aktiviert/deaktiviert werden sollen oder auf
welche zugegriffen werden soll. In einer Ausführungsform bildet die Steuereinheit
204 eine logische Speicherbank auf zwei physikalische Speicherbänke ab. Dies
wird erreicht, indem eine der beiden physikalischen Speicherbänke (z. B. entweder
Port A oder Port B) selektiv aktiviert wird, während die andere deaktiviert wird (vgl.
Abs. [0039], [0040] und Fig. 3). Die Figur 4 veranschaulicht ein Blockdiagramm
eines Datenverarbeitungssystems 400, das als Teil des Speicherbankschalters 206
implementiert sein kann. Daten von der DIMM-Schnittstelle 202 werden über den
Datenbus 230 zu bidirektionalen Signaltreibern 402 und 404 übertragen und über
getrennte Datenbusse 234 und 236 zu den verschiedenen Sätzen von
Speicherbänken übertragen. Zudem werden Daten empfangen. Eine Lese-
/Schreib-Logikeinheit 406 bestimmt, ob Daten von den Speichervorrichtungen (z.
B. 212) gelesen oder in diese geschrieben werden (vgl. Abs. [0045] und Fig. 4).
Die Figur 10 veranschaulicht eine einzelne Chipauswahlspeicherkonfiguration, in der
eine Steuereinheit 1002 und ein Bankschalter 1004 verwendet werden, um zwei
Speicherbänke 1006 und 1008 zu steuern, wobei
jede Speicherbank zwei
Speichervorrichtungen 1010 und 1012 in getrennten Datenbussen 1014 und 1016
aufweist. Die Figur 11 veranschaulicht eine Dual-Chip-Select-Speicherkonfiguration, in
der zwei Steuereinheiten 1102 und 1104 und ein Bankschalter 1106 verwendet werden,
um zwei Speicherbänke 1108 und 1110 zu steuern, wobei jede Speicherbank vier
Speichervorrichtungen 1112 aufweist (vgl. Abs. [0053], [0054] und Fig. 10, 11).
Figur 10 der NK 11 mit Illustrationen des
Figur 11 der NK 11 mit Illustrationen des
Senats
Senats
Somit offenbart die Druckschrift NK 11 in Übereinstimmung mit dem Wortlaut des
erteilten Anspruchs 1
1.
A memory module (vgl. Abs. [0027]: “memory module 106”, Abs. [0047]:
“memory module 500” und Fig. 1, 5)
1.1
having a bit width of N (Die in Figur 2 gezeigten Datenbusse 230, 232 haben
jeweils eine Breite von einem Byte bzw. 8 Bits)
1.2
for use in a computer system (vgl. Abs. [0027]: “computing system 100” und
Fig. 1) including a system memory controller (vgl. Abs. [0027]: “processing
unit 102” und Fig. 1),
2.
the computer system including control lines (vgl. Abs. [0027]: “the bus size
or communication path 110 to and/or from the memory module 106”; Abs.
[0028]: “The DIMM interface 202 may be coupled to a memory socket and
communication bus over which data, memory addresses, commands, and
control information are transmitted” und Fig. 1, 2) and N-bit-wide data lines
(vgl. Abs. [0027]: “the bus size or communication path 110 to and/or from the
memory module 106”; Abs. [0028]: “The DIMM interface 202 may be coupled
to a memory socket and communication bus over which data, memory
addresses, commands, and control information are transmitted” und Fig. 1,
2. Die in Figur 2 gezeigten Datenbusse 230, 232 haben jeweils eine Breite
von einem Byte bzw. 8 Bits) coupling the memory module to the system
memory controller, comprising:
3.
a printed circuit board, PCB, (vgl. Abs. [0047]: “substrate 502” und Fig. 5)
mountable in a module slot of the computer system (vgl. Abs. [0028]:
“coupled to a memory socket“),
3.1
the PCB has an edge connector comprising a plurality of electrical contacts
(vgl. Abs. [0047]: “The memory module 500 also includes an edge interface
506 that serves to communicatively couple the memory module 500 to a
memory slot or to a communication bus (e.g., memory bus, etc.).”)
3.1.a which are positioned on an edge of the PCB (vgl. Fig. 5) and
3.1.b are positioned to be releasably coupled to corresponding contacts of a
computer system socket to provide electrical conductivity between the
system memory controller and the memory module (vgl. Abs. [0028]:
“coupled to a memory socket“) (eine lösbare Kopplung liest der Fachmann
bei einer Leiterplattenschnittstelle selbstverständlich mit);
4.
memory devices (vgl. Abs. [0053]: “memory devices 1010 & 1012” und Fig.
10; Abs. [0054]: “memory devices 1112” und Fig. 11) each having a bit width
of 4 bits (siehe die in Fig. 10 und 11 mit “4” gekennzeichneten Datenbusse
zu den Speichervorrichtungen),
4.1
the memory devices being mechanically coupled to the PCB (502; siehe Fig.
5) and
4.2
arranged in multiple N-bit-wide ranks such that only one N-bit-wide rank on
the memory module communicates N-bit-wide data with the memory
controller in response to the memory module receiving from the memory
controller a set of control signals for a memory read or write operation
(Gemäß Figur 5 weist das Speichermodul 500
insgesamt neun
Datenübertragungsschaltungen
(Speicherbankschalter)
auf.
Jede
Datenübertragungsschaltung hat eine Bitbreite von 8 Bits (vgl. Fig. 10, 11).
Zu den Speichervorrichtungen wird die Bitbreite durch 2x4 Bits pro
Datenpfad A oder B gebildet. Zum DIMM-Interface 202 (siehe Figur 2) ist die
Bitbreite durch 1x8 Bits gegeben. Da das Speichermodul insgesamt neun
Datenübertragungsschaltungen aufweist, beträgt die Gesamt-Bitbreite 72-
Bits. Da die von dem Speichercontroller empfangenen Speicheradressen
und Befehle
für eine Lese- oder Schreiboperation sowohl die
Speicherbankschalter 206 & 208 mittels der Zustandsmaschine 308 über
den Bus 210 steuert (vgl. Abs. [0028], [0029], [0032] und [0039] sowie Fig. 2
bis 4), als auch die Reihe mittels der aus den empfangenen Chip-
Auswahlsignalen CS0 (und CS1) erzeugten Chip-Auswahlsignalen CS0A,
(CS1AA), CS0B (und CS1BB) (vgl. “Control Unit ASIC“ in Figur 10 bzw.
“Control Unit A ASIC“ und “Control Unit B ASIC“ in Figur 11) ausgewählt wird,
kommuniziert auch nur eine Reihe in Figur 10 oder 11 (hellgelb, hellblau,
gelb, blau) mit dem Speichercontroller);
5.
a control circuit (vgl. Abs. [0047]: “memory controller 510”; Abs. [0028]:
“control unit 204”; Abs. [0053]: “control unit 1002”; Abs. [0054]: “control units
1102 & 1104” und Fig. 2, 5, 10, 11) mechanically coupled to the PCB (502)
and operatively coupled to the memory devices (vgl. Abs. [0053]: “memory
devices 1010 & 1012” und Fig. 10; Abs. [0054]: “memory devices 1112” und
Fig. 11) via registered control lines (vgl. Fig. 2: “220”, “Registered Address,
CMD, Clocks”, Abs. [0030] und Fig. 3), the control circuit configurable to
5.1
register first control signals for a memory read operation received from the
system memory controller via the control lines (vgl. Abs. [0047]: “A memory
controller 510 is mounted on the substrate 502 and configured to control write
and read operations to/from the memory devices 506. The memory controller
510 is communicatively coupled to the edge interface 506 and receives
address, command, and control signals from the edge interface 506” und Fig.
5) and
5.2
to produce first module control signals (vgl. Abs. [0039]: “This address and
command processing system 300 may be implemented as part of the control
unit 204”, “The state machine 308 sends control information to the memory
bank switches 206 & 208 via the control bus 210 to indicate which memory
banks should be activated/deactivated or accessed” und Fig. 3),
5.3
the control circuit being further configurable to register second control signals
for a memory write operation received from the system memory controller via
the control lines (vgl. Abs. [0047]: “A memory controller 510 is mounted on
the substrate 502 and configured to control write and read operations to/from
the memory devices 506. The memory controller 510 is communicatively
coupled to the edge interface 506 and receives address, command, and
control signals from the edge interface 506” und Fig. 5) and
5.4
to produce second module control signals (vgl. Abs. [0039]: “This address
and command processing system 300 may be implemented as part of the
control unit 204”, “The state machine 308 sends control information to the
memory bank switches 206 & 208 via the control bus 210 to indicate which
memory banks should be activated/deactivated or accessed” und Fig. 3); and
6.
n/2
(In den Figuren 10 und 11 gibt es
jeweils halb so viele
Datenübertragungsschaltungen
(1004
bzw.
1106)
wie
Speichervorrichtungen pro Reihe (jeweils 2 untereinander angeordnete
Speichervorrichtungen (z. B. 1012 und 1010 in Fig. 10) bilden eine Reihe
(hellgelb, hellblau, gelb, blau))) data transmission circuits (vgl. Abs. [0050]:
“in FIG. 5, … nine memory bank switches … 508”; Abs. [0049]: “the memory
bank switches 508 are memory bank switches 206 as described above”; Abs.
[0045]: “This data processing system 400 may be implemented as part of the
memory bank switch 206”; Abs. [0053]: “bank switch 1004”; Abs. [0054]:
“bank switch 1106” und Fig. 2, 4, 5, 10, 11) mechanically coupled to the PCB
and distributed at corresponding positions along the edge connector of the
PCB (vgl. Fig. 5),
6.1
the n/2 data transmission circuits (206, 208, 400, 508, 1004, 1106)
configurable to be
6.1.a operatively coupled to the system memory controller (vgl. Abs. [0029]:
“memory bank switches 206 & 208 receive data information from the DIMM
interface 202 via data buses 230 & 232” und Fig. 2) and
6.1.b
configurable to receive module control signals from the control circuit (vgl.
Abs. [0029]: “The control unit 204 is communicatively coupled to the dual
memory bank switches 206 & 208 via a control bus 210 and indicates to the
memory bank switches 206 & 208 how data from the DIMM interface 202
should be received and/or stored”),
6.2
each respective data transmission circuit (1004, 1106) of the n/2 data
transmission circuits having a bit width of 8 bits (vgl. Fig. 10 und 11:
“DQ(3:0)”, “DQ(7:4)”) and
6.2.a having a first side that is operatively coupled to a respective byte-wise section
of the data lines (vgl. Fig. 2: “230”, “Data Byte 0”; vgl. Fig. 10 und 11:
“DQ(3:0)”, “DQ(7:4)”), and
6.2.b a second side that is operatively coupled to two associated memory devices
in each of the multiple ranks (eine zweite Seite (“DQA(3:0)”, “DQA(7:4)”) ist
mit 2 untereinander angeordneten Speichervorrichtungen (1012 und 1010 in
Fig. 10), die eine Reihe (hellgelb) bilden, verbunden. Entsprechendes gilt für
die weiteren Reihen (hellgelb, hellblau, gelb, blau) in den Figuren 10 und 11),
6.3
the respective data transmission circuit (400)
6.3.a
including a byte-wise read data path from the second side to the first side
(byteweise (“DQ(7:0)”) in Fig. 4 vom Bezugszeichen 234 bzw. 236 zum
Bezugszeichen 230),
6.3.a.1 the byte-wise read data path including read tristate buffers (509),
6.3.b a byte-wise write data path from the first side to the second side (byteweise
(“DQ(7:0)”) in Fig. 4 vom Bezugszeichen 230 zum Bezugszeichen 234 bzw.
236),
6.3.b.1 the byte-wise write data path including write tristate buffers (504, 506), and
6.3.c
control logic circuitry (“CONTROL BLOCK” in Fig. 4) controlling the byte-wise
read data path and the byte-wise write data path (vgl. Abs. [0045]: “A
read/write logic unit 406 determines whether data is being read from or
written to the memory devices (e.g., 212).” und Fig. 4) in response to module
control signals received from the control circuit (vgl. in Fig. 4 das
Eingangssignal “BANK SWITCH CONTROL” über den Bus 210);
7.
wherein, in the memory read operation, a first one of the multiple ranks is
selected (Die vom Speichercontroller empfangenen Speicheradressen und
Befehle für eine Leseoperation steuern die Speicherbankschalter 206 & 208
mittels der Zustandsmaschine 308 über den Bus 210 (vgl. Abs. [0028],
[0029], [0032] und [0039] sowie Fig. 2 bis 4). Die Reihe (hellgelb, hellblau,
gelb, blau) wird mittels der aus den empfangenen Chip-Auswahlsignalen
CS0 (und CS1) erzeugten Chip-Auswahlsignalen CS0A, (CS1AA), CS0B
(und CS1BB) (vgl. „Control Unit ASIC“ in Figur 10 bzw. „Control Unit A ASIC“
und „Control Unit B ASIC“ in Figur 11) ausgewählt) to output N-bit wide read
data (Gemäß Figur 5 weist das Speichermodul 500 insgesamt neun
Datenübertragungsschaltungen
(Speicherbankschalter)
auf.
Jede
Datenübertragungsschaltung hat eine Bitbreite von 8 Bits (vgl. Fig. 10, 11).
Zu den Speichervorrichtungen wird die Bitbreite durch 2x4 Bits pro
Datenpfad A oder B gebildet. Zum DIMM-Interface 202 (siehe Figur 2) ist die
Bitbreite durch 1x8 Bits gegeben. Da das Speichermodul insgesamt neun
Datenübertragungsschaltungen aufweist, beträgt die Gesamt-Bitbreite 72-
Bits.) in response to registered control signals for the memory read operation
from the control circuit (vgl. Abs. [0039]: “The command processing system
300 controls physical bank selection and bank switching direction. Memory
addresses and command information are received from the DIMM interface
202, buffered in a register 302 and sent to all memory banks (e.g., Bank 0,
Bank 1, Bank 2 and Bank 3) over address bus 220.“ und Fig. 3),
7.1
and the control logic circuitry (“CONTROL BLOCK” in Fig. 4) is configurable
to enable, in response to the first module control signals, the byte-wise read
data path for a first time period (vgl. Abs. [0039]: “The state machine 308
sends control information to the memory bank switches 206 & 208 via the
control bus 210
to
indicate which memory banks should be
activated/deactivated or accessed.”; Abs. [0031]: “each memory bank switch
206 and 208 includes signal drivers to drive data signals to and from the
memory banks and to and from the DIMM interface 202”; Abs. [0045]: “Data
is transmitted from the DIMM interface 202 via the data bus 230 to
bidirectional signal drivers 402 & 404 that transmit and receive data over
separate data busses 234 and 236 to the different sets of memory banks”;
Abs. [0040]: “selectively enabling or activating one of the two physical
memory banks (e.g., either Port A or Port B) while disabling or deactivating
the other” und Fig. 2, 3, 4. Bei einer selektiven Aktivierung des Ports A oder
des Ports B wird für den Zeitraum der Aktivierung auch der entsprechende
Lesedatenpfad aktiviert.)
7.1.a when a respective byte-wise section (vgl. Fig. 10, 11: “DQ(3:0)” & “DQ(7:4)”)
of the N-bit wide read data is passing from the associated two memory
devices in one of the multiple ranks (z. B. von den hellgelb in Figur 10 oder
11 markierten Speichervorrichtungen) to the respective byte-wise section (In
Fig. 2: “230”, “Data Byte 0”) of the N-bit-wide data lines via the byte-wise read
data path (vgl. Fig. 10, 11: “DQ(3:0)” & “DQ(7:4)”),
7.1.bteils whereby the read tristate buffers (vgl. z. B. 402 (READ) in Fig. 4) are enabled
for the first time period to drive the byte-wise section of the N-bit wide read
data to the respective byte-wise section of the N-bit-wide data lines (dabei
liest der Fachmann selbstverständlich mit, dass für den Zeitraum der
Aktivierung z. B. des Ports A auch der mit dem Port A verbundene Lesepuffer
402 aktiviert wird) and
7.1.cteils the read tristate buffers are disabled after the first time period (eine
Deaktivierung z. B. des Lesepuffers 402 nach Beendigung der
Datenübertragung liest der Fachmann selbstverständlich, zur Vermeidung
einer Konkurrenzsituation zwischen Lese- und Schreiboperation und zur
Energieeinsparung, mit);
8.
wherein, in the memory write operation, a second one of the multiple ranks
is selected (Die vom Speichercontroller empfangenen Speicheradressen und
Befehle für eine Schreiboperation steuern die Speicherbankschalter 206 &
208 mittels der Zustandsmaschine 308 über den Bus 210 (vgl. Abs. [0028],
[0029], [0032] und [0039] sowie Fig. 2 bis 4). Die Reihe (hellgelb, hellblau,
gelb, blau) wird mittels der aus den empfangenen Chip-Auswahlsignalen
CS0 (und CS1) erzeugten Chip-Auswahlsignalen CS0A, (CS1AA), CS0B
(und CS1BB) (vgl. “Control Unit ASIC“ in Figur 10 bzw. “Control Unit A ASIC“
und “Control Unit B ASIC“ in Figur 11) ausgewählt) to receive N-bit wide write
data (Gemäß Figur 5 weist das Speichermodul 500 insgesamt neun
Datenübertragungsschaltungen
(Speicherbankschalter)
auf.
Jede
Datenübertragungsschaltung hat eine Bitbreite von 8 Bits (vgl. Fig. 10, 11).
Zu den Speichervorrichtungen wird die Bitbreite durch 2x4 Bits pro
Datenpfad A oder B gebildet. Zum DIMM-Interface 202 (siehe Figur 2) ist die
Bitbreite durch 1x8 Bits gegeben. Da das Speichermodul insgesamt neun
Datenübertragungsschaltungen aufweist, beträgt die Gesamt-Bitbreite 72-
Bits.) in response to registered control signals for the memory write operation
from the control circuit (vgl. Abs. [0039]: “The command processing system
300 controls physical bank selection and bank switching direction. Memory
addresses and command information are received from the DIMM interface
202, buffered in a register 302 and sent to all memory banks (e.g., Bank 0,
Bank 1, Bank 2 and Bank 3) over address bus 220.“ und Fig. 3),
8.1
and the control logic circuitry (“CONTROL BLOCK” in Fig. 4) is configurable
to enable, in response to the second module control signals, the byte-wise
write data path for a second time period (vgl. Abs. [0039]: “The state machine
308 sends control information to the memory bank switches 206 & 208 via
the control bus 210
to
indicate which memory banks should be
activated/deactivated or accessed.”; Abs. [0031]: “each memory bank switch
206 and 208 includes signal drivers to drive data signals to and from the
memory banks and to and from the DIMM interface 202”; Abs. [0045]: “Data
is transmitted from the DIMM interface 202 via the data bus 230 to
bidirectional signal drivers 402 & 404 that transmit and receive data over
separate data busses 234 and 236 to the different sets of memory banks”;
Abs. [0040]: “selectively enabling or activating one of the two physical
memory banks (e.g., either Port A or Port B) while disabling or deactivating
the other” und Fig. 2, 3, 4. Bei einer selektiven Aktivierung des Ports A oder
des Ports B wird für den Zeitraum der Aktivierung auch der entsprechende
Schreibdatenpfad aktiviert.)
8.1.a when a respective byte-wise section (vgl. Fig. 10, 11: “DQ(3:0)” & “DQ(7:4)”)
of the N-bit wide write data is passing from the respective byte-wise section
(In Fig. 2: “230”, “Data Byte 0”) of the N-bit-wide data lines to the associated
two memory devices in the second one of the multiple ranks (z. B. zu den
hellgelb in Figur 10 oder 11 markierten Speichervorrichtungen) via the bytewise write data path (vgl. Fig. 10, 11: “DQ(3:0)” & “DQ(7:4)”),
8.1.bteils whereby the write tristate buffers (vgl. z. B. D Flip-flop (WRITE) 404 in Fig.
4) are enabled for the second time period to drive the byte-wise section of
the N-bit wide write data to the associated two memory devices in the second
one of the multiple ranks (dabei liest der Fachmann selbstverständlich mit,
dass für den Zeitraum der Aktivierung z. B. des Ports B auch das mit dem
Port B verbundene Flip-flop 402 aktiviert wird) and
8.1.cteils the write tristate buffers (vgl. z. B. D Flip-flop (WRITE) 404 in Fig. 4) are
disabled after the second time period (eine Deaktivierung z. B. des Flip-flop
404 nach Beendigung der Datenübertragung
liest der Fachmann
selbstverständlich, zur Vermeidung einer Konkurrenzsituation zwischen
Lese- und Schreiboperation und zur Energieeinsparung, mit).
Damit unterscheidet sich die Vorrichtung aus Druckschrift NK 11 von der des
Anspruchs 1 dadurch, dass die bidirektionalen Signaltreiber 402 und 404 der Figur 4 der
NK 11 generische Puffer und D Flip-Flops statt Tristate-Puffer im Lese- und Schreibpfad
enthalten (Merkmale 6.3.a.1, 6.3.b.1, 7.1.bRest, 7.1.cRest, 8.1.bRest und 8.1.cRest).
Dieser Unterschied beruht jedoch auf keiner erfinderischen Tätigkeit.
Der Fachmann erkennt, dass im bidirektionalen Signaltreiber 402 der NK 11 eine
Situation auftreten kann,
in der ein vom WRITE-Register des bidirektionalen
Signaltreibers (402) an den Datenbus (234) ausgegebener Wert bzw. Spannungspegel
(„1“) vom READ-Puffer an den Datenbus (230) „zurückgeschrieben“ wird, wobei dieser
„zurückgeschriebene“ Datenwert mit einem zeitlich nächsten Datenwert („0“) kollidieren
kann, der vom Systemspeichercontroller auf den Datenbus (230) gelegt wird. Aus
elektrischer Sicht bedeutet dies, dass ein hoher Spannungspegel auf einen niedrigen
Spannungspegel trifft, aus datentechnischer Sicht liegt eine Datenkollision vor, die
vermieden werden muss (vgl. die Abbildungen in den Rn. 236 und 238 der Klageschrift
2 Ni 31/22 (EP)).
Abbildungen in den Rn. 236 und 238 der Klageschrift 2 Ni 31/22 (EP)
Daher ist der Fachmann veranlasst, nach einer Lösung zu suchen, wie er eine
Datenkollision vermeiden kann. Dem Fachmann ist aus seinem Fachwissen bekannt,
dass durch den Einsatz von Tri-State-Puffern der Ausgang des Puffers vom
Ausgangsbus getrennt werden kann, sodass andere Geräte den Bus ohne Störung
durch den Tri-State-Puffer ansteuern können (vgl. Wikipedia „Three-state logic“). Für
einen bidirektionalen Datenbus müssen bidirektionale Puffer verwendet werden, die
jeweils aus zwei antiparallel geschalteten Verstärkern mit Tristate-Ausgang bestehen
(vgl. ZP4, S. 636; ZP5, Fig. 4.7; ZP6, S. 487, 489). Durch dieses Fachwissen wird der
Fachmann angeregt, für die bidirektionalen Signaltreiber (402, 404) der NK 11 jeweils
zwei antiparallel geschaltete Tristate-Puffer vorzusehen, um Datenkollisionen auf den
bidirektionalen Datenbussen (230, 234) zu vermeiden (Merkmale 6.3.a.1, 6.3.b.1,
7.1.brest, 7.1.crest, 8.1.brest und 8.1.crest).
Die Beklagte argumentiert, dass Tristate-Puffer nur eine von vielen Möglichkeiten zur
Lösung des Problems (unterschiedliche Spannungspegel, „Datenkollision“) seien. Der
Fachperson wären zum Prioritätszeitpunkt mehrere konkrete Schaltungen bekannt
gewesen, die zusammen mit den bidirektionalen Treibern 402 und 404 aus NK11 hätten
verwendet werden können. Außerdem, wenn die Fachperson auf die Idee käme, in der
Schaltung aus NK11 den bidirektionalen Puffer aus ZP4 einzusetzen (was sie ohne
Anlass und konkrete Anregung nicht täte), so läge es nahe, diesen bidirektionalen
Puffer wie in NK12 beschrieben zu steuern. Darüber hinaus seien die Tristate-Puffer
der ZP4 entweder in Schreib- oder in Leserichtung durchlässig, jedoch könnten nicht
gleichzeitig beide Puffer deaktiviert werden.
Diese Argumente konnten nicht überzeugen. Da Tristate-Puffer eine objektiv
zweckmäßige Alternative für das bidirektionale Treiben von Datensignalen darstellen,
für deren Verwendung die Entgegenhaltung NK11 keine Hinderungsgründe erkennen
lässt, lag es für den Fachmann nahe, diese zur Vermeidung von Datenkollisionen in der
Datenübertragungsschaltung einzusetzen (vgl. BGH, Urteil vom 11. März 2014, X ZR
139/10, GRUR 2014, 647 – Farbversorgungssystem). Kommen für den Fachmann zur
Lösung eines Problems mehrere Alternativen in Betracht, können mehrere von ihnen
naheliegend sein. Grundsätzlich ohne Bedeutung
ist
insofern, welche der
Lösungsalternativen der Fachmann als erste in Betracht zöge (vgl. BGH, Urteil vom 16.
Februar 2016, X ZR 5/14, GRUR 2016, 1023 – Anrufroutingverfahren). Darüber hinaus
offenbart die NK11 dem Fachmann, dass entweder Port A oder Port B selektiv aktiviert
wird, während der andere Port deaktiviert wird, um in eine der beiden Speicherbänke
zu schreiben oder von einer zu lesen (vgl. NK11, Abs. [0031], [0040]). Somit werden in
der NK11 die Lese- und Schreibpuffer - die der Fachmann in naheliegender Weise als
Tristate-Puffer ausgestaltet - eines deaktivierten Ports deaktiviert. Dabei ist für den
Fachmann im Falle einer Aktivierung eines Ports selbstverständlich, nur den
betreffenden Lese- oder Schreibpuffer des Ports durchzuschalten.
Somit gelangt der Fachmann
in naheliegender Weise zum Gegenstand des
Anspruchs 1. Das Speichermodul des Anspruchs 1 nach Hauptantrag ist daher
wegen fehlender erfinderischer Tätigkeit nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
3.1 Zum Hilfsantrag 1
3.1.1 Das Merkmal 6.4HA1 ist nicht ursprünglich offenbart. Das neue Merkmal 6.4HA1
verlangt, dass
jede Moduldatenleitung
(452‘) des
jeweiligen Satzes von
Moduldatenleitungen (452‘) mit einer jeweiligen Speichervorrichtung (412‘) in jedem der
mehreren N-Bit breiten Reihen verbunden ist.
Die Beklagte hat ausgeführt, dass das Merkmal 6.4HA1 im Absatz [0058] der NK3
offenbart sei und die folgende Figur erstellt, um ihr Verständnis einer entsprechenden
Konfiguration darzulegen:
Von Beklagter erstellte Figur (BK-Schriftsatz vom 31. Juli 2023, S. 19, Rn. 46)
Ein so konfiguriertes Speichermodul lässt sich den ursprünglichen Unterlagen jedoch
nicht entnehmen. Wie bereits dargelegt, versteht der Fachmann das Auswählen einer
Reihe (Merkmale 4.2 und 8), das Aktivieren eines Schreibdatenpfads zu einer Reihe
(Merkmale 8.1 und 8.1.a) i. V. m. dem Treiben von Daten zu der einen ausgewählten
Reihe (Merkmale 8.1.b und 8.1.c) derart, dass ein Datenpfad wie bei einer Weiche zu
einer Reihe aktiviert und zu den anderen Reihen deaktiviert wird.
Figur 3B der NK 3 mit Illustrationen des
Figur 4B der NK 3 mit Illustrationen des
Senats
Senats
Der Stammanmeldung NK3 ist lediglich zu entnehmen, dass bei einem Schreibvorgang
Daten nur auf einen von zwei Datenpfaden (in den Figuren 3B und 4B gelb und blau
markiert) geleitet werden, die als Pfad A und Pfad B bezeichnet sind (vgl. NK 3, Abs.
[0063]: „the control circuit 430, in one embodiment, provides enable control signals to
the control logic circuitry 502 of each data transmission circuit 416, whereby the control
logic circuitry 502 selects either path A or path B to direct the data. Accordingly, when
the control logic circuitry 502 receives, for example, an "enable A" signal, a first tristate
buffer 504 in path A is enabled and actively drives the data value on its output, while a
second tristate buffer 506 in path B is disabled with its output in a high impedance
condition.“). Die Reihen der Speichervorrichtungen (412) sind ebenfalls in zwei
Gruppen unterteilt, wobei eine Gruppe dem Pfad A und eine Gruppe dem Pfad B
zugeordnet ist. Dementsprechend sind die Speichervorrichtungen 412A, 412C von
Reihe A und Reihe C über einen ersten der beiden Datenpfade mit den
Datenübertragungsschaltungen 416 verbunden, und die Speichervorrichtungen 412B,
412D von Reihe B und Reihe D sind über einen zweiten der beiden Datenpfade mit den
Datenübertragungsschaltungen 416 verbunden (vgl. NK3, Abs. [0061]: „In the
operational embodiment shown in Figure 5, in a write operation, data entering a data
transmission circuit 416 via a data line 518 is driven onto two data paths, labeled path
A and path B, preferably after passing through a write buffer 503. The ranks of memory
devices 412 are likewise divided into two groups with one group associated with path A
and one group associated with path B. As shown in Figure 3A, rank A and rank C are
in the first group, and rank B and rank D are in the second group. Accordingly, the
memory devices 412A, 412C of rank A and rank C are connected to the data
transmission circuits 416 by a first one of the two data paths, and the memory devices
412B, 412D of rank B and rank D are connected to the data transmission circuits 416
by a second one of the two data paths.“ und Fig. 3A, 5). Demgemäß ist auch in Figur
3B die obere der beiden oberen Moduldatenleitungen ausschließlich mit den
Speichervorrichtungen 412‘A1 und 412C‘1 der Reihen A und C und die untere der beiden
oberen Moduldatenleitungen ausschließlich mit den Speichervorrichtungen 412B‘1 und
412D‘1 der Reihen B und D verbunden (vgl. Figur 3B, 4B). Der Fachmann konnte der
ursprünglichen Anmeldung
somit
nur
entnehmen,
dass
die
beiden
Speichervorrichtungsgruppen nicht über eine einzige, sondern über getrennte
Moduldatenleitungen mit einer Datenübertragungsschaltung 416 verbunden sind.
Entsprechend erfordern alle Ausführungsbeispiele der NK3 von Fig. 3A bis Figur 6 eine
Weiche. Einen Hinweis, einen der beiden Pfade „A“ oder „B“ bzw. der Terminals Y1
oder Y2 zu streichen ist der gesamten Stammanmeldung NK3 nicht zu entnehmen. Das
Merkmal 6.4HA1 ist somit in der Stammanmeldung NK3 nicht offenbart.
Da eine Moduldatenleitung nicht mit einer Speichervorrichtung in jeder Reihe
verbunden ist (vgl. Fig. 3B, 4B), ist der ursprünglichen Anmeldung auch nicht das
Merkmal 6.4.aHA1 zu entnehmen, wonach eine Moduldatenleitung Daten durch die
jeweilige Datenübertragungsschaltung zur jeweiligen Speichervorrichtung in jedem der
mehreren N-Bit breiten Reihen überträgt.
Der Anspruch 1 des Hilfsantrags 1 ist demnach unzulässig, da mit ihm das
Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung
hinausgeht.
3.1.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 1
dem Fachmann aus der QE4 nahegelegt.
Die US 7,464,225 B2 (QE4) betrifft integrierte Schaltkreisvorrichtungen, die
Hochgeschwindigkeitssignalisierung solcher Vorrichtungen, Speichervorrichtungen und Speichersysteme (vgl. QE4, Sp. 1, Z. 8-10).
Figur 5 der QE4 mit farbigen Illustrationen des Senats
Die Figur 5 stellt eine Speichermodultopologie dar, die mehrere integrierte
Schaltkreis-Speichervorrichtungen
und mehrere
integrierte Schaltkreis-
Puffervorrichtungen mit einer integrierten Schaltkreis-Puffervorrichtung 501 für
Steuer-, Adress- und/oder Taktinformationen umfasst. Dabei
ist die
Puffervorrichtung 501 mit den Signalpfaden 121 und 121a-b gekoppelt. Die
Puffervorrichtung 501 gibt Steuer-, Adress- und/oder Taktinformationen an die
Puffervorrichtungen 100a–b auf dem Signalpfad 121a und an die
Puffervorrichtungen 100c–d auf dem Signalpfad 121b aus. Die Puffervorrichtung
501 kopiert die auf dem Signalpfad 121 empfangenen Steuer-, Adress- und/oder
Taktinformationen und wiederholt die Steuer-, Adress- und/oder Taktinformationen
auf den Signalpfaden 121a-b. Die Puffervorrichtung 501 empfängt
Steuerinformationen, wie etwa eine Paketanforderung, die einen Zugriff auf
mindestens eine der
integrierten Speicherschaltungsvorrichtungen 101a–d
spezifiziert, und gibt ein entsprechendes Steuersignal (auf Signalpfad 121a
und/oder 121b) an die angegebene integrierte Speicherschaltungsvorrichtung aus
(vgl. QE4, Sp. 6, Z. 29-52 und Fig. 5). In einer Ausführungsform einer
Speicherleseoperation
empfängt
der Puffer
100a Steuerinformationen
(einschließlich Adressinformationen), die in einem Paketformat von einem Master
auf dem Signalpfad 121 vorliegen können, und überträgt als Reaktion darauf
entsprechende Signale an eine oder mehrere oder alle Speichervorrichtungen
101a-d auf einem oder mehreren Signalpfaden 1005. Eines oder mehrere der
Speichergeräte 101a-d können durch die Übertragung von Daten an den Puffer
100a reagieren, der die Daten über einen oder mehrere Signalpfade 1006 empfängt
und als Reaktion entsprechende Signale an einen Master (oder einen anderen
Puffer) sendet. Ein Master überträgt die Steuerinformationen über einen oder
mehrere Signalpfade 121 und empfängt die Daten über einen oder mehrere
Signalpfade 120a (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 4). In einer Ausführungsform einer
Speicherschreiboperation empfängt der Puffer 100a Steuerinformationen
(einschließlich Adressinformationen), die in einem Paketformat vorliegen können,
von einem Master auf dem Signalpfad 121 und empfängt die Schreibdaten für ein
oder mehrere Speichergeräte 101a-d, die in einem Paketformat vorliegen können
von einem Master auf Signalpfad 120a. Der Puffer 100a überträgt dann
entsprechende Signale an eine oder mehrere oder alle Speichervorrichtungen
101a-d auf einem oder mehreren Signalpfaden 1006, damit die Schreibdaten
gespeichert werden können. Ein Master überträgt die Steuer-/Adress-
/Taktinformationen über einen oder mehrere Signalpfade 121 und überträgt die
Schreibdaten über einen oder mehrere Signalpfade 120a (vgl. Sp. 13, Z. 9-20). In
einer Ausführungsform können gleichzeitige Schreib- und/oder Lesevorgänge für
verschiedene Speichergeräte in den Speichergeräten 101a–d erfolgen (vgl. Sp. 13,
Z.
21-23). Durch Modifizieren
des Puffers
100a
können
neue
Schnittstellenstandards von Speichergeräten schrittweise eingeführt werden, um
mit einem Master oder einem Speichersystem zu arbeiten, das ältere
Schnittstellenstandards unterstützt.
In einer Ausführungsform kann ein
Speichermodul über eine Schnittstelle oder einen Sockel eines älteren
Speichermoduls eingesetzt werden, während Speichervorrichtungen neuerer
Generation
auf
dem Speichermodul
angeordnet
sein
können. Die
Abwärtskompatibilität mit vorhandenen Generationen von Speichergeräten kann
erhalten bleiben. In ähnlicher Weise können schrittweise neue Generationen von
Mastern oder Controllern eingeführt werden, die die Funktionen neuer
Generationen
von
Speichergeräten
nutzen
und
gleichzeitig
die
Abwärtskompatibilität mit bestehenden Generationen von Speichergeräten
beibehalten (vgl. Sp. 17, Z. 9-24). Die Figur 18 veranschaulicht ein Blockdiagramm
einer Puffervorrichtung 100a (vgl. Sp. 12, Z. 52). Beispielsweise können die
Schnittstellen 1820a und 1820b so programmiert werden, dass sie eine Verbindung
zu 16 „x4“ breiten Speichervorrichtungen, 8 „x8“ breiten Speichervorrichtungen
oder 4 „x16“ breiten Speichervorrichtungen herstellen (vgl. Sp. 16, Z. 44-48).
Figur 10 der QE4
Figur 18 der Druckschrift QE4
Überdies ist bezüglich der Lese- und der Schreiboperation angegeben, dass die
Signal- und Datenübertragung zu oder von einer oder mehreren der
Speichervorrichtungen erfolgen kann (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 20: „memory
read operation … One or more of memory devices 101a-d may respond by
transmitting data to buffer 100a which receives the data via one or more signal
paths 1006 and in response, transmits corresponding signals to a master (or other
buffer). … memory write operation … buffer 100a … receives the write data for one
or more memory devices 101a-d that may be in a packet format from a master on
signal path 120a. Buffer 100a then transmits corresponding signals to one or more
memory devices 101a-d on one or more signal paths 1006 so that the write data
may be stored.“). So bezieht sich in einer Ausführungsform ein Befehl auf eine
Speicheroperation einer bestimmten integrierten Speicherschaltung (vgl. Sp. 5,
Z. 24-26: „In an embodiment, a command relates to a memory operation of a
particular integrated circuit memory device.“). Außerdem kann gleichzeitig auf
mehrere Speichergeräte in verschiedenen Datenscheiben zugegriffen werden (vgl.
Sp. 5, Z. 31-32: „Also, multiple memory devices in different data slices can be
accessed simultaneously“). Diesen Angaben entnimmt der Fachmann somit, dass
zum einen auf eine oder mehr Speichervorrichtungen in einer Datenscheibe („data
slice“) und zum anderen auch gleichzeitig auf jeweils eine Speichervorrichtung in
verschiedenen Datenscheiben zugegriffen werden kann.
Die Figur 14 der QE 4 zeigt eine Vorrichtung mit einer Vielzahl von integrierten
Speicherchips (1101a-d und 1401a-d) und einem Pufferchip (1100a), die
nebeneinander angeordnet und in einem Gehäuse untergebracht sind (vgl. QE 4,
Sp. 2, Z. 14-16).
Figur 14 der QE 4
Ausgehend von der Figur 5 der QE 4 ist es für den Fachmann naheliegend, in dieser
Figur 5 nicht nur einen Stapel von beispielsweise acht x8-Speichermodulen (101a-d),
sondern angeregt durch die Figur 14, zwei parallele Stapel mit jeweils acht x4-
Speichermodulen jeweils über eine Datenleitung 1006 mit dem Puffer 100a zu
verbinden (vgl. Sp. 2, Z. 14-16: „FIG. 14 illustrates a device having a plurality of
integrated circuit memory dies and a buffer die that are disposed side-by-side and
housed in a package“, Sp. 16, Z. 45-48: „interfaces 1820a and 1820b may be
programmed to connect to 16 "x4" width memory devices, 8 "x8" width memory devices
or 4 "x16" width memory devices“, Sp. 7, Z. 51-53: „In an embodiment, memory module
900 includes pairs of memory devices 101a-b and buffer devices 100a-d disposed on a
first side of substrate 910“, Sp. 8, Z. 66 – Sp. 9, Z. 1: „Signal path 1006 is a bus for
providing bidirectional data signals between a plurality of integrated circuit memory
devices 101a-d and buffer 100a“ und Fig. 5, 10, 14, 15). So weist die QE4 darauf hin,
dass eine Datenscheibe den vollständigen Datenpfad oder Teile von Datenpfaden zu
und von einem einzelnen Speichergerät umfassen kann (vgl. QE4, Sp. 3, Z. 57-59) und,
wie bereits ausgeführt, dass gleichzeitig auf mehrere Speichervorrichtungen in
unterschiedlichen Datenscheiben zugegriffen werden kann (vgl. Sp. 5, Z. 31-32). Dabei
ist dem Fachmann aus seinem Fachwissen, belegt durch die NK11, bekannt, statt die
Bits 0-7 an eine x8-Speichervorrichtung, die Bits 0-3 an eine erste x4- und die Bits 4-7
an eine parallele zweite x4-Speichervorrichtung zu treiben (vgl. in Figur 10 der NK11
die beiden parallelen Datenbusse 1016 zu den parallelen Speichervorrichtungen 1010
und 1012, sowie Abs. [0053]). Dabei bilden alle ersten oberhalb der Puffer 100a-100d
horizontal angeordneten Speichervorrichtungen 101a eine erste Reihe, wobei die Puffer
100a mit den Datensignalpfaden 120a-120d verbunden sind und jeder der Puffer 100ad ist mit jeweils zwei Speichervorrichtungen in jeder Reihe verbunden.
Somit ergibt sich für den Fachmann aus der Druckschrift QE4 i. V. m. seinem
Fachwissen in Übereinstimmung mit dem Wortlaut des Anspruchs 1 nach
Hilfsantrag 1
1.
A memory module (vgl. Sp. 6, Z. 33: “memory module 500” und Fig. 5)
1.1
having a bit width of N (Die Bit-Breite des Speichermoduls (Datenpfade
120a-d)
entspricht
derjenigen
der
einzelnen
Reihen
(Speichervorrichtungen, die über Puffer 100a-d mit den Datenpfaden 120ad verbunden sind))
1.2
for use in a computer system including a system memory controller (vgl. Sp.
8, Z. 38-39: “master”),
2.
the computer system including control lines (vgl. Sp. 6, Z. 34: “signal paths
121”) and N-bit-wide data lines (vgl. Sp. 3, Z. 49: “signal paths 120a-d”)
coupling the memory module (“500”) to the system memory controller
(“master”) (vgl. Sp. 16, Z. 44-48: “interface 1820a and 1820b are
programmable to access different memory device widths. For example,
interfaces 1820a and 1820b may be programmed to connect to 16 "x4"
width memory devices, 8 "x8" width memory devices or 4 "x16" width
memory devices.”), comprising:
3.
a printed circuit board, PCB, (vgl. Sp. 7, Z. 46-48: “printed circuit board
(“PCB”)”) mountable in a module slot of the computer system (vgl. Sp. 8, Z.
10-12: “In an embodiment, a memory module 900 is inserted into a socket
940 disposed on substrate 950. In an embodiment, substrate 950 is a main
board …”),
3.1
the PCB has an edge connector comprising a plurality of electrical contacts
(vgl. Sp. 7, Z. 62-64: “Memory module 900 includes connector interface 920
that has different
interface portions
for
transferring data and
control/address/clock signals.”, Sp. 8, Z. 19-20: “connector interface
portions include at least one contact …”)
3.1.a
which are positioned on an edge of the PCB (vgl. Sp. 8, Z. 9-10: “In an
embodiment, connector interface 920 is disposed on an edge of substrate
910”) and
3.1.b
are positioned to be releasably coupled to corresponding contacts of a
computer system socket to provide electrical conductivity between the
system memory controller and the memory module (vgl. Sp. 8, Z. 9-12: “In
an embodiment, connector interface 920 is disposed on an edge of
substrate 910. In an embodiment, a memory module 900 is inserted into a
socket 940 disposed on substrate 950. In an embodiment, substrate 950 is
a main board …”, Z. 39-41: “A master may transmit and/or receive signals
to and from the memory modules”);
4.
memory devices (vgl. Sp. 3, Z. 48: “memory devices 101a-d”) each having
a bit width of 4 bits (vgl. Sp. 16, Z. 47: “16 "x4" width memory devices”, Sp.
7, Z. 51-53: “In an embodiment, memory module 900 includes pairs of
memory devices 101a-b and buffer devices 100a-d disposed on a first side
of substrate 910”; dabei entnimmt der Fachmann der Figur 14 der QE4 den
Hinweis, zwei parallele Stapel mit jeweils acht x4-Speichermodulen mit
einem Puffer 100a zu verbinden),
4.1
the memory devices being mechanically coupled to the PCB (vgl. Sp. 7, Z.
51-53: “In an embodiment, memory module 900 includes pairs of memory
devices 101a-b and buffer devices 100a-d disposed on a first side of
substrate 910”) and
4.2
arranged in multiple N-bit-wide ranks (Die Bit-Breite des Speichermoduls
(Datenpfade 120a-d) entspricht derjenigen der einzelnen Reihen
(Speichervorrichtungen, die über Puffer 100a-d mit den Datenpfaden 120ad verbunden sind) such that only one N-bit-wide rank on the memory
module communicates N-bit-wide data with the memory controller in
response to the memory module receiving from the memory controller a set
of control signals for a memory read or write operation (vgl. Sp. 12, Z. 60-
65: “In a memory read operation embodiment, buffer 100a receives
control information (including address information) that may be in a
packet format from a master on signal path 121 and in response,
transmits corresponding signals to one or more, or all of memory
devices 101a-d”; Sp. 13, Z. 9-13: “In a memory write operation
embodiment, buffer 100a receives control information (including
address information) that may be in a packet format from a master on
signal path 121 and receives the write data for one or more memory
devices 101a-d”; da gemäß Sp. 12, Z. 60 – Sp. 13, Z. 20 die Lese- oder
Schreiboperation auf eine bestimmte Speichervorrichtung, z.B. „101a“,
gerichtet ist, bei der es sich gemäß Figur 14 auch um zwei parallel
angeordnete Speichervorrichtungen handeln kann, zielt diese
Operation auch auf einen bestimmten N-Bit breiten Rang, z.B. „a“ ab);
4aHA1 wherein, when the system memory controller (“master”) executes a
memory read or write operation, the memory read or write operation is
targeted at a specific one of the multiple N-bit-wide ranks of the memory
module (da gemäß Sp. 12, Z. 60 – Sp. 13, Z. 20 die Lese- oder
Schreiboperation auf eine bestimmte Speichervorrichtung, z.B. „101a“,
gerichtet ist, bei der es sich gemäß Figur 14 auch um zwei parallel
angeordnete Speichervorrichtungen handeln kann, zielt diese
Operation auch auf einen bestimmten N-Bit breiten Rang, z.B. „a“ ab);
5.
a control circuit (vgl. Sp. 6, Z. 32: “buffer device 501 for control”)
mechanically coupled to the PCB (“500”; vgl. Fig. 5) and operatively coupled
to the memory devices via registered control lines (vgl. QE4, Sp. 6, Z. 47-
52: “buffer device 501 receives control information, such as a packet
request, that specifies an access to at least one of the integrated circuit
memory devices 101a-d and outputs a corresponding control signal (on
signal path 121a and/or 121b) to the specified integrated circuit memory
device” und Fig. 5), the control circuit configurable to
5.1
register first control signals for a memory read operation received from the
system memory controller via the control lines (vgl. Sp. 13, Z. 2-3: “A master
transmits the control information via one or more signal paths 121”) and
5.2
to produce first module control signals (vgl. Sp. 6, Z. 35-41: “Buffer device
501 outputs control, address and/or clock information to buffer devices
100a-b on signal path 121a and to buffer devices 100c-d on signal path
121b. In an embodiment buffer device 501 copies control, address and/or
clock information received on signal path 121 and repeats the control,
address and/or clock information on signal paths 121a-b.”),
5.3
the control circuit being further configurable to register second control
signals for a memory write operation received from the system memory
controller via the control lines (vgl. Sp. 13, Z. 18-19: “A master transmits the
control/address/clock information via one or more signal paths 121”) and
5.4
to produce second module control signals (vgl. Sp. 6, Z. 35-41: “Buffer
device 501 outputs control, address and/or clock information to buffer
devices 100a-b on signal path 121a and to buffer devices 100c-d on signal
path 121b. In an embodiment buffer device 501 copies control, address
and/or clock information received on signal path 121 and repeats the
control, address and/or clock information on signal paths 121a-b.”); and
6.
n/2 data transmission circuits (vgl. Sp. 6, Z. 36-37: “buffer devices 100a-b
… buffer devices 100c-d”; wie bereits ausgeführt, ist es für den Fachmann,
ausgehend von der Figur 5 der QE 4 selbstverständlich, in dieser Figur 5
nicht nur einen Stapel von beispielsweise acht x8-Speichermodulen (101ad), sondern angeregt durch die Figur 14, zwei parallele Stapel mit jeweils
acht x4-Speichermodulen jeweils über eine Datenleitung 1006 mit dem
Puffer 100a
zu
verbinden,
so dass
in einer Reihe n=2
Speichervorrichtungen 101a mit n/2=1 Datenübertragungsschaltung 100a
verbunden sind) mechanically coupled to the PCB (vgl. Fig. 5) and
distributed at corresponding positions along the edge connector of the PCB
(vgl. Fig. 9A),
6.1
the n/2 data transmission circuits (“buffer devices 100a-d”) configurable to
be
6.1.a
operatively coupled to the system memory controller (vgl. Sp. 6, Z. 34-41:
“buffer device 501 is coupled to signal paths 121 and 121a-b. Buffer device
501 outputs control, address and/or clock information to buffer devices
100a-b on signal path 121a and to buffer devices 100c-d on signal path
121b. In an embodiment buffer device 501 copies control, address and/or
clock information received on signal path 121 and repeats the control,
address and/or clock information on signal paths 121a-b.”; da die
Datenübertragungsschaltungen 100a-d von der Steuerschaltung 501
Signale
des
Systemspeichercontrollers
erhalten,
sind
diese
Datenübertragungsschaltungen 100a-d auch handelnd (operativ) mit dem
Systemspeichercontroller gekoppelt) and
6.1.b
configurable to receive module control signals from the control circuit (vgl.
Sp. 6, Z. 35-37: “Buffer device 501 outputs control, address and/or clock
information to buffer devices 100a-b on signal path 121a and to buffer
devices 100c-d on signal path 121b”),
6.2
each respective data transmission circuit (“100a-d”) of the n/2 data
transmission circuits having a bit width of 8 bits (bei zwei parallelen Stapeln
mit
jeweils
acht
x4-Speichermodulen
müssen
die
Datenübertragungsschaltungen eine Breite von acht Bit aufweisen) and
6.2.a
having a first side that is operatively coupled to a respective byte-wise
section of the data lines (vgl. Fig. 5: “Signal Path (Data) 120a”; bei zwei
parallelen Stapeln mit jeweils acht x4-Speichermodulen müssen auch die
Signalpfade 120a – 120d eine Breite von acht Bit = 1 Byte aufweisen), and
6.2.bHA1 a second side that is operatively coupled to two associated memory devices
(“101a-d”) in each of the multiple ranks via a respective set of module data
lines (“1006”) (vgl. Sp. 8, Z. 61 – Sp. 9, Z. 1: “Here, data (read and/or
write) may be transferred between the plurality of integrated circuit
memory devices 101a-d and buffer 100a on a signal path 1006 (data).
… Signal path 1006 is a bus for providing bidirectional data signals
between a plurality of integrated circuit memory devices 101a-d and
buffer 100a”, Sp. 12, Z. 67: “receives the data via one or more signal
paths 1006”, Sp. 13, Z. 16: “on one or more signal paths 1006” und Fig.
10; wobei der Fachmann, angeregt durch die Figur 14, zwei parallele
Stapel mit
jeweils acht x4-Speichermodulen
jeweils über eine
Datenleitung 1006 mit dem Puffer 100a verbindet (vgl. Sp. 16, Z. 45-48
und Fig. 5, 10, 14),
6.3
the respective data transmission circuit (“100a-d”)
6.3.a
including a byte-wise read data path (vgl. Fig. 10, 18: „Signal Path 1006
(Data)“) from the second side to the first side (bei zwei parallelen Stapeln
mit jeweils acht x4-Speichermodulen müssen nicht nur die Signalpfade
120a – 120d, sondern auch die Datenpfade
innerhalb der
Datenübertragungsschaltungen 100a-d eine Breite von acht Bit = 1 Byte
aufweisen),
6.3.a.1
the byte-wise read data path (vgl. Fig. 18: “RXD”) including read tristate
buffers (Der Lesedatenpfad umfasst Lesepuffer im Transceiver 1894 und
im Transceiver 1875. Dabei ist für den Fachmann gemäß seinem
Fachwissen selbstverständlich, dass die Lesepuffer Tristate-Puffer sind,
denn gemäß ZP4, S. 636 muss der Fachmann für einen bidirektionalen
Datenbus bidirektionale Puffer verwenden, die aus jeweils zwei antiparallel
geschalteten Verstärkern mit Tristate-Ausgang bestehen),
6.3.b
a byte-wise write data path (vgl. Fig. 10, 18: „Signal Path 1006 (Data)“) from
the first side to the second side (bei zwei parallelen Stapeln mit jeweils acht
x4-Speichermodulen müssen nicht nur die Signalpfade 120a – 120d,
sondern
auch
die
Datenpfade
innerhalb
der
Datenübertragungsschaltungen 100a-d eine Breite von acht Bit = 1 Byte
aufweisen),
6.3.b.1
the byte-wise write data path (vgl. Fig. 18: “TXD”) including write tristate
buffers (Der Schreibdatenpfad umfasst Schreibpuffer im Transceiver 1894
und im Transceiver 1875. Dabei ist für den Fachmann gemäß seinem
Fachwissen selbstverständlich, dass die Schreibpuffer Tristate-Puffer sind,
denn gemäß ZP4, S. 636 muss der Fachmann für einen bidirektionalen
Datenbus bidirektionale Puffer verwenden, die aus jeweils zwei antiparallel
geschalteten Verstärkern mit Tristate-Ausgang bestehen), and
6.3.c
control logic circuitry (vgl. Sp. 14, Z. 51-53: „computations circuit 1865
controls the transfer of control/address/clock information and data between
buffer interface 1103a and interfaces 1820a-c“, vgl. Fig. 18) controlling the
byte-wise read data path and the byte-wise write data path (vgl. Fig. 18) in
response to module control signals (vgl. Fig. 5: “121a, 121b”) received from
the control circuit (vgl. Fig. 5: “Buffer 501”);
6.4HA1 wherein each module data line (“1006”) of the respective set of module
data lines (“1006”) is connected to a respective memory device (“101ad”) in each of the multiple ranks (vgl. Sp. 8, Z. 61 – Sp. 9, Z. 1: “Here,
data (read and/or write) may be transferred between the plurality of
integrated circuit memory devices 101a-d and buffer 100a on a signal
path 1006 (data). Signal path 1006 is a bus for providing bidirectional
data signals between a plurality of integrated circuit memory devices
101a-d and buffer 100a.”; wobei der Fachmann, angeregt durch die
Figur 14, zwei parallele Stapel mit jeweils acht x4-Speichermodulen
jeweils über eine Datenleitung 1006 mit dem Puffer 100a verbindet),
6.4.aHA1 such that each data line (“120a-d”) of the N-bit-wide data lines (“120ad”) and a corresponding module data line (“1006”) of the respective set
of module data lines (“1006”) carry data from the system memory
controller (“master”) through the respective data transmission circuit
(“100a-d”) to the respective memory device (“101a-d”) in each of the
multiple N-bit-wide ranks (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 20 und Fig. 5,
10, 14);
7.
wherein, in the memory read operation, a first one of the multiple ranks is
selected to output N-bit wide read data in response to registered control
signals for the memory read operation from the control circuit (Da der Puffer
100a bei einer Speicherleseoperation Steuerinformationen (einschließlich
Adressinformationen) über den Signalpfad 1005 an ein oder mehrere
Speichervorrichtungen 101a-d überträgt, worauf eines oder mehrere der
Speichergeräte 101a-d mit einer Übertragung von Daten an den Puffer
100a reagieren (vgl. Sp. 12, Z. 60-66) und die Schnittstelle bekannte
Standards unterstützt (vgl. Sp. 15, Z. 41: „interface standards“, Sp. 17, Z.
11-12: „supports older interface standards“), ist für den Fachmann
selbstverständlich, dass die Steuer- und Adresssignale Chip-Select-
Signale zur Auswahl einer spezifischen Reihe umfassen),
7.1
and the control logic circuitry („1865“) is configurable to enable, in response
to the first module control signals, the byte-wise read data path for a first
time period (Da die Steuerlogikschaltung 1865 die Übertragung von Steuer-
/Adress-/Taktinformationen und Daten zwischen Pufferschnittstelle 1103a
und Schnittstellen 1820a-c steuert (vgl. Sp. 14, Z. 51-53), ist für den
Fachmann
selbstverständlich,
dass
diese Steuerlogikschaltung
konfigurierbar ist, um als Reaktion auf die ersten Modulsteuersignale den
byteweisen Lesedatenpfad für einen ersten Zeitraum zu aktivieren)
7.1.a
when a respective byte-wise section of the N-bit wide read data is passing
from the associated two memory devices in one of the multiple ranks to the
respective byte-wise section of the N-bit-wide data lines via the byte-wise
read data path (vgl. Sp. 12, Z. 65 – Sp. 13, Z. 4; wie bereits ausgeführt, ist
dem Fachmann bekannt, bei zwei parallelen Stapeln mit jeweils acht x4-
Speichermodulen, statt die Bits 0-7 von einer x8-Speichervorrichtung, die
Bits 0-3 von einer ersten x4- und die Bits 4-7 von einer parallelen zweiten
x4-Speichervorrichtung zu lesen),
7.1.b
whereby the read tristate buffers are enabled for the first time period to drive
the byte-wise section of the N-bit wide read data to the respective byte-wise
section of the N-bit-wide data lines (Selbstverständlich wird der Fachmann
die Lesepuffer in der Schaltung der Figur 18 der QE4 zum Lesen für einen
ersten Zeitraum aktivieren und nach dem Lesen deaktivieren) and
7.1.c
the read
tristate buffers are disabled after
the
first
time period
(Selbstverständlich wird der Fachmann die Lesepuffer in der Schaltung der
Figur 18 der QE4 zum Lesen für einen ersten Zeitraum aktivieren und nach
dem Lesen deaktivieren);
8.
wherein, in the memory write operation, a second one of the multiple ranks
is selected to receive N-bit wide write data in response to registered control
signals for the memory write operation from the control circuit (Da der Puffer
100a
bei
einer
Speicherschreiboperation
Steuerinformationen
(einschließlich Adressinformationen) und Schreibdaten an ein oder
mehrere Speichervorrichtungen 101a-d überträgt (vgl. Sp. 13, Z. 9-17) und
die Schnittstelle bekannte Standards unterstützt (vgl. Sp. 15, Z. 41:
„interface standards“, Sp. 17, Z. 11-12: „supports older
interface
standards“), ist für den Fachmann selbstverständlich, dass die Steuer- und
Adresssignale Chip-Select-Signale zur Auswahl einer spezifischen Reihe
umfassen),
8.1
and the control logic circuitry (“1865”) is configurable to enable, in response
to the second module control signals, the byte-wise write data path for a
second time period (Da die Steuerlogikschaltung 1865 die Übertragung von
Steuer-/Adress-/Taktinformationen und Daten zwischen Pufferschnittstelle
1103a und Schnittstellen 1820a-c steuert (vgl. Sp. 14, Z. 51-53), ist für den
Fachmann
selbstverständlich,
dass
diese Steuerlogikschaltung
konfigurierbar ist, um als Reaktion auf die Steuersignale des zweiten
Moduls den byteweisen Schreibdatenpfad für einen zweiten Zeitraum zu
aktivieren)
8.1.a
when a respective byte-wise section of the N-bit wide write data is passing
from the respective byte-wise section of the N-bit-wide data lines to the
associated two memory devices in the second one of the multiple ranks via
the byte-wise write data path (vgl. Sp. 13, Z. 9-17; wie bereits ausgeführt,
ist dem Fachmann bekannt, bei zwei parallelen Stapeln mit jeweils acht x4-
Speichermodulen, statt die Bits 0-7 an eine x8-Speichervorrichtung, die Bits
0-3 an eine erste x4- und die Bits 4-7 an eine parallele zweiten x4-
Speichervorrichtung zu treiben),
8.1.b
whereby the write tristate buffers are enabled for the second time period to
drive the byte-wise section of the N-bit wide write data to the associated two
memory devices in the second one of the multiple ranks (Selbstverständlich
wird der Fachmann die Schreibpuffer in der Schaltung der Figur 18 der QE4
zum Schreiben für einen zweiten Zeitraum aktivieren und nach dem
Schreiben deaktivieren) and
8.1.c
the write tristate buffers are disabled after the second time period
(Selbstverständlich wird der Fachmann die Schreibpuffer in der Schaltung
der Figur 18 der QE4 zum Schreiben für einen zweiten Zeitraum aktivieren
und nach dem Schreiben deaktivieren).
Die Beklagte argumentiert, dass ein Betrieb gemäß der Kolorierung der Figur 5 der
QE4 durch den Senat von der QE4 so nicht vorgesehen sei, da die QE4 lediglich
offenbare, dass alle Speichervorrichtungen gleichzeitig angesteuert würden (vgl.
QE, Sp. 13, Z. 21-23: „In an embodiment, simultaneous write and/or read
operations may occur for different memory devices in memory devices 101a-d.“).
Diese Argumentation konnte nicht überzeugen, da die QE4 explizit offenbart, dass
die Puffervorrichtung Daten an mindestens ein
integriertes Speichergerät
weiterleiten kann (vgl. Sp. 4, Z. 23-26: „the buffer device may store and/or route
data … to at least one integrated circuit memory device“) und auch gleichzeitig auf
Speichergeräte in unterschiedlichen Datenscheiben zugegriffen werden kann (vgl.
QE4, Sp. 5, Z. 31-32: „Also, multiple memory devices in different data slices can
be accessed simultaneously.“).
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 1 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52
Abs. 1 EPÜ).
3.2 Zum Hilfsantrag 2
3.2.1 Gemäß Rechtsprechung des BGH kann durch eine Vorveröffentlichung auch
dasjenige offenbart sein, was im Patentanspruch und in der Beschreibung nicht
ausdrücklich erwähnt, aus der Sicht des Fachmanns jedoch für die Ausführung der
unter Schutz gestellten Lehre selbstverständlich ist und deshalb keiner besonderen
Offenbarung bedarf, sondern
„mitgelesen“ wird. Die Einbeziehung von
Selbstverständlichem erlaubt jedoch keine Ergänzung der Offenbarung durch das
Fachwissen, sondern dient lediglich der vollständigen Ermittlung des Sinngehalts,
das heißt derjenigen technischen Information, die der fachkundige Leser der Quelle
vor dem Hintergrund seines Fachwissens entnimmt (vgl. BGH, Urteil vom
18. März 2014 – X ZR 77/12, GRUR 2014, 758 - Proteintrennung)
Der Stammanmeldung
ist zwar zu entnehmen, dass die Steuerschaltung
konfiguriert ist, um Eingangssteuersignale einschließlich Chip-Select-Signale zu
registrieren (vgl. NK3, Abs. [0050]: „The control circuit 430, 430' of certain
embodiments is configurable to be operatively coupled to control lines 440, 440' to
receive control signals (e.g., bank address signals, row address signals, column
address signals, address strobe signals, and rank-address or chip-select signals)
from the system memory controller 420, 420'. The control circuit 430, 430' of certain
embodiments registers signals from the control lines 440, 440' in a manner
functionally comparable to the address register of a conventional RDIMM.“)
(Merkmale 5.1HA2, 5.3HA2). Jedoch
ist nicht offenbart, dass genau diese
Steuersignale, einschließlich der Chip-Select-Signale, über
registrierte
Steuerleitungen direkt an die Speichervorrichtungen übertragen werden (Merkmal
5.5HA2: „the control circuit (430') being further configured to transmit the registered
first or second control signals, including the registered chip-select signals, to the
memory devices (412') via the registered control lines for activating the specific one
of the N-bit-wide ranks to perform the memory read or write operation“), denn
gemäß Abs. [0050] werden die Chip-Select-Signale in der Steuerschaltung
verändert (vgl. NK3, Abs. [0050]: „The control circuit 430, 430’ may produce
additional chip-select signals or output enable signals based on address decoding.
Examples of circuits which can serve as the control circuit 430, 430' are described
in more detail by U.S. Pat. Nos. 7,289,386 and 7,532,537, each of which is
incorporated in its entirety by reference herein.“). Wie bereits ausgeführt, ist der
US 7,532,537 B2 (ZP11) in Spalte 16, Zeile 45 bis Spalte 17, Zeile 67 zu
entnehmen, dass basierend auf zwei Chip-Select-Signalen (CS0-CS1) und einem
Zeile/Spalte Adresssignal (An+1) vier Chip-Select-Signale (CS0A, CS0B, CS1A, CS1B)
für vier Ränge erzeugt werden. Somit werden nicht die registrierten zwei Chip-
Select-Signale, sondern die erzeugten vier Chip-Select-Signale übertragen. Somit
ist der Stammanmeldung NK3 nicht zu entnehmen, dass die Steuerschaltung 430‘
die registrierten Steuersignale, einschließlich registrierter Chip-Select-Signale,
vom
Systemspeichercontroller
unverändert
an
die
mehreren
Speichervorrichtungen 412’ überträgt.
Die Beklagte argumentiert, dass die Steuerschaltung Signale von den
Steuerleitungen wie ein herkömmliches RDIMM registriere (vgl. NK3, Abs. [0050])
und bei einem RDIMM aus dem Stand der Technik ein Register über
Steuerleitungen mit den Speichervorrichtungen verbunden sei (vgl. NK3, Abs.
[0033] und Fig. 1A, 1B), so dass auch im Streitpatent davon auszugehen sei, dass
ein Register mit den Speichervorrichtungen verbunden sei.
Auch diese Argumentation konnte nicht überzeugen, da die Stammanmeldung die
aus dem Stand der Technik bekannten Lösungen der Figuren 1A und 1B als
nachteilig beschreibt (vgl. NK3, Abs. [0033] bis [0035]) und daher eine andere
Lösung mit lastreduzierten Speichermodulen vorschlägt (vgl. NK3, Abs. [0042]). In
diesen
sind
die
registrierten
Steuerleitungen
440,
440'
vom
Systemspeichercontroller 420 zwar nicht nur mit der Steuerschaltung 430, sondern
auch mit den Speichervorrichtungen 412, 412' gekoppelt (vgl. NK3, Abs. [0050]),
jedoch ist der gesamten NK3 nicht zu entnehmen, dass die registrierten
Steuersignale, einschließlich registrierter Chip-Select-Signale, unverändert von
der Steuerschaltung 430‘ an die mehreren Speichervorrichtungen 412’ übertragen
werden.
Damit ist das Merkmal 5.5HA2 nicht ursprünglich offenbart.
Dementsprechend erhalten die Speichervorrichtungen die Chip-Select-Signale für
einen Speicherlese-
oder
–schreibvorgang
auch
nicht
von
dem
Systemspeichercontroller, sondern von der Steuerschaltung, so dass auch das
Merkmal 4.2HA2 nicht ursprünglich offenbart ist.
Die Merkmale 6.4HA1 und 6.4.aHA1 sind, wie zum Hilfsantrag 1 ausgeführt, nicht
ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 2 ist demnach unzulässig, da mit ihm das
Streitpatent über den Umfang der ursprünglich eingereichten Stammanmeldung
hinausgeht.
3.2.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 2
dem Fachmann aus der QE4 nahegelegt.
Der Fachmann entnimmt der QE4, dass die Puffervorrichtung 501 Steuer-, Adress-
und/oder Taktinformationen, die auf dem Signalpfad 121 empfangen werden,
kopiert und diese Steuer-, Adress- und/oder Taktinformationen auf den
Signalpfaden 121a-b wiederholt (vgl. QE4, Sp. 6, Z. 37-41: „In an embodiment
buffer device 501 copies control, address and/or clock information received on
signal path 121 and repeats the control, address and/or clock information on signal
paths 121a-b.“ und Fig. 5). Die Puffervorrichtung kann Daten, Steuerinformationen,
Adressinformationen und/oder ein Taktsignal an mindestens eine integrierte
Speicherschaltung speichern und/oder weiterleiten (vgl. QE4, Sp. 4, Z. 23-26: „the
buffer device may store and/or route data, control information, address information
and/or a clock signal to at least one integrated circuit memory device“). Der
Signalpfad
umfasst
einzelne
Steuersignalleitungen
und
Adresssignalleitungen (vgl. QE4, Sp. 9, Z. 13-16: „Signal path 1005 includes
individual control signal lines … and address signal lines“ und Fig. 10). Da die
Schnittstelle bekannte Standards unterstützt (vgl. Sp. 15, Z. 41: „interface
standards“, Sp. 17, Z. 11-12: „supports older interface standards“), ist für den
Fachmann selbstverständlich, dass die Steuer- und Adresssignale Chip-Select-
Signale umfassen (Merkmale 4.2HA2, 5.1HA2, 5.3HA2 und 5.5HA2).
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 2 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52
Abs. 1 EPÜ).
3.3 Zum Hilfsantrag 3
3.3.1 Entsprechend der Argumentation zum Merkmal 5.5HA2, ist auch bezüglich des Merkmals 5.5HA3 den ursprünglichen Anmeldeunterlagen nicht zu entnehmen, dass die
registrierten Steuersignale, einschließlich der registrierten Spaltenadresssignale, über
registrierte Steuerleitungen unverändert an die Speichervorrichtungen übertragen
werden, denn gemäß Abs. [0050] werden die Signale in der Steuerschaltung verändert.
Des Weiteren ist den ursprünglichen Unterlagen nicht zu entnehmen, dass das
Übertragen registrierter Spaltenadresssignale an die Speichervorrichtungen dazu
dient, um auf eine bestimmte Spalte in der spezifischen der N-Bit breiten Ränge
zuzugreifen. Die Beklagte verweist diesbezüglich auf den Absatz [0062] der NK3,
dem jedoch lediglich zu entnehmen ist, dass bekannt ist, dass es sich bei der
Column Address Strobe (CAS)-Latenz um eine Verzögerungszeit handelt, die
zwischen dem Zeitpunkt vergeht, an dem der Speichercontroller 420 die
Speichermodule 402 darüber informiert, auf eine bestimmte Spalte in einem
ausgewählten Rang oder einer ausgewählten Zeile zuzugreifen, und dem Moment,
in dem sich die Daten für oder aus der jeweiligen Spalte auf den Ausgangspins der
ausgewählten Rangfolge oder Zeile befinden. Die Latenz kann vom Speichermodul
verwendet werden, um den Betrieb der Datenübertragungsschaltungen 416 zu
steuern. Während der Latenzzeit gelangen Adress- und Steuersignale vom
Speichercontroller 420 zum Modulcontroller 430, der Steuersignale erzeugt, die an
die Steuerlogikschaltung 502 gesendet werden (vgl. NK3, Abs. [0062]: „As is
known, Column Address Strobe (CAS) latency is a delay time which elapses
between the moment the memory controller 420 informs the memory modules 402
to access a particular column in a selected rank or row and the moment the data
for or from the particular column is on the output pins of the selected rank or row.
The latency may be used by the memory module to control operation of the data
transmission circuits 416. During the latency, address and control signals pass from
the memory controller 420 to the control circuit 430 which produces controls sent
to the control logic circuitry 502“). Diesen Angaben entnimmt der Fachmann
unmittelbar und eindeutig lediglich, dass die Speichermodule 402, insbesondere
deren Steuerschaltung 430,
jedoch nicht die Speichervorrichtungen 412
Steuersignale für einen Zugriff auf eine bestimmte Spalte empfangen.
Damit ist das Merkmal 5.5HA3 nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 3 ist demnach unzulässig, da mit ihm das
Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung
hinausgeht.
3.3.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 3
dem Fachmann aus der NK11 nahegelegt.
Die Druckschrift NK 11 offenbart auch das Merkmal 4aHA1 (vgl. NK 11, Abs. [0031]:
„In one embodiment of the invention, the control unit 204 decodes a memory
address received over the DIMM interface 202, determines to which memory bank
the received address corresponds, and causes the memory bank switch 206 and
208 to activate the correct memory bank. For example, if the control unit 204
determines that a particular address is associated with, or mapped to, Bank 1212
coupled to memory bank switch 206, then it causes Port B to be activated and Port
A to be disabled so that the data is written to the correct memory bank 212.“).
Die NK11 offenbart überdies, dass die Steuereinheit (204) ein Adressbit, das einer
Spalte (12) entspricht, zur Auswahl einer Speicherbank verwendet. Somit wird eine
von der Steuereinheit (204) empfangene primäre Adresse auf eine den
Speicherbänken entsprechende sekundäre Adresse abgebildet (vgl. NK11, Abs.
[0037]: „the address bit corresponding to Column 12 is used to select a memory
bank (banks on Port A or Port B). … Thus, a primary space address received by
the control unit 204 is mapped to a secondary space address corresponding to the
memory banks.“). Gemäß Figur 7A der NK11 ist auch ein Spaltenadresssignal
(grün unterlegt) in der sekundären Adresse enthalten:
Figur 7A der NK11 mit farbigen Hervorhebungen des Senats
Die Adressen, die weitergegeben werden, sind in Figur 13 „ACA“ und „ACB“
(Merkmale 4.2HA3, 5.1HA3, 5.3HA3, 5.5HA3).
Des Weiteren offenbart die Druckschrift NK 11 in der Figur 9 einen Parameter
„Posted CAS_n“. Da „POST“ für „Power-On Self-Test“ steht, versteht der
Fachmann den Parameter „Posted CAS_n“ so, dass das System beim Starten den
CAS-Latenzwert einstellt (vgl. NK17, S. 1, zweiter Abs.: „When an ordinary modern
computer is turned on, it starts by doing a self-test (POST). Since about the mid-
1990s, this process includes automatically configuring the hardware currently
present. SPD is a memory hardware feature that makes it possible for the computer
to know what memory is present, and what timings to use to access the memory.“
und vierter Abs.: „For example, the SPD data on an SDRAM module might provide
information about the CAS latency, allowing this to be correctly set without user
intervention. “). Dabei ist dem Fachmann aus seinem Fachwissen bekannt, dass
die CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem
Beginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle
11.1 und S. 430, Fig. 11.4).
Ausschnitt aus Tabelle 11.1 der ZP2
Figur 11.4 der ZP2
Somit ergeben sich die Merkmale 9HA3 und 9.1HA3 für den Fachmann in
naheliegender Weise aus seinem Fachwissen in Verbindung mit der NK11.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 3 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1
EPÜ).
3.4 Zum Hilfsantrag 4
3.4.1 Die Merkmale 6.4HA1 und 6.4.aHA1 sind, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 5.5HA3, wie zum Hilfsantrag 3
ausgeführt, nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 4 ist demnach unzulässig, da mit ihm das
Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung
hinausgeht.
3.4.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 4
dem Fachmann aus der QE4 nahegelegt.
Die QE4 offenbart zum einen, dass Adressen
(z. B. Zeilen- und/oder
Spaltenadressen)
für den Zugriff auf bestimmte Speicherplätze
in einem
bestimmten integrierten Speicherschaltkreis und/oder Befehle auf dem Signalpfad
121 von einer Speichermodul-Anschlussschnittstelle bereitgestellt werden (vgl.
QE4, Sp. 5, Z. 20-24: „In an embodiment, addresses (for example, row and/or
colunm addresses) for accessing particular memory locations in a particular
integrated circuit memory device and/or commands are provided on signal path 121
from a memory module connector interface.“). Zum anderen werden Steuer-,
Adress- und/oder Taktinformationen von der Puffervorrichtung 501 kopiert und
diese Steuer-, Adress- und/oder Taktinformationen auf den Signalpfaden 121a-b
wiederholt (vgl. QE4, Sp. 6, Z. 37-41 und Fig. 5). Die Puffervorrichtung kann Daten,
Steuerinformationen, Adressinformationen und/oder ein Taktsignal an mindestens
eine integrierte Speicherschaltung speichern und/oder weiterleiten (vgl. QE4, Sp.
4, Z. 23-26). Der Signalpfad 1005 umfasst einzelne Steuersignalleitungen,
beispielsweise eine Zeilenadress-Strobe-Leitung und eine Spaltenadress-Strobe-
Leitung (vgl. QE4, Sp. 9, Z. 13-16: „Signal path 1005 includes individual control
signal lines, for example, a row address strobe line, colunm address strobe line,
etc., and address signal lines“ und Fig. 10). Somit werden Spaltenadressen vom
Puffer 501 empfangen und an den Puffer 100a weitergeleitet, der diese an die
Speichervorrichtungen, um auf eine bestimmte Spalte zuzugreifen, weiterleitet
(Merkmale 4.2HA3, 5.1HA3, 5.3HA3, 5.5HA3).
Des Weiteren offenbart die QE4, dass der Puffer 100a in einer Ausführungsform
mit
einem
SPD-Gerät
kommuniziert,
um
Parameter
und
Konfigurationsinformationen bezüglich des Geräts 1000 und/oder Speichermoduls
900 zu speichern und abzurufen (vgl. Sp. 9, Z. 21-24: „In an embodiment, buffer
100a communicates with an SPD device to store and retrieve parameters and
configuration information regarding device 1000 and/or memory module 900.“). Zu
den SPD-Konfigurationsinformationen gehören Zeitinformationen oder Parameter
für den Zugriff auf Speichergeräte, beispielsweise eine Zeit für den Zugriff auf eine
Zeile oder das Speichergerät und eine Zeit für den Zugriff auf eine Spalte des
Speichergeräts (vgl. Sp. 10, Z. 3-7: „SPD configuration information includes timing
information or parameters for accessing memory devices, such as a time to access
a row or the memory device, a time to access a column of the memory device“).
Auch erwähnt die QE 4 eine Zugriffslatenz (vgl. Sp. 14, Z. 40: „access latency“).
Wie bereits ausgeführt, ist dem Fachmann aus seinem Fachwissen bekannt, dass
die CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem
Beginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle
11.1 und S. 430, Fig. 11.4), wobei der Fachmann die Datenrückgabe durch das
DRAM als Datenrückgabe an den Ausgangspins versteht.
Somit ergeben sich die Merkmale 9HA3 und 9.1HA3 für den Fachmann in
naheliegender Weise aus seinem Fachwissen in Verbindung mit der QE4.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 4 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52
Abs. 1 EPÜ).
3.5 Zum Hilfsantrag 5
3.5.1 Die Merkmale 6.4HA1 und 6.4.aHA1 sind, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies sind die Merkmale 4.2HA2 und 5.5HA2, wie zum
Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 5 ist demnach unzulässig, da mit ihm das Streitpatent
über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.
3.5.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 5
dem Fachmann aus der QE4 nahegelegt.
Der Fachmann entnimmt der QE 4, dass der Speichercontroller über den
Signalpfad 120a (vgl. Fig. 5, 18) nur die Last des Transceivers 1875 sieht, wobei
dieser Transceiver nur einen Eingangs- und einen Ausgangspuffer aufweist (vgl.
QE4, Sp. 13, Z. 38-40: „buffer interface 1103a includes at least one transceiver
1875 (i.e. transmit and receive circuit) coupled to signal path 120a to transmit and
receive data“, Sp. 13, Z. 63-64: „transceiver 1875 includes an output driver and a
receiver“ und Fig. 18). Dabei ist es für den Fachmann aufgrund gleicher
Anforderungen und zur Vereinfachung naheliegend, die Eingangspuffer einer
Schaltung, hier einer Puffervorrichtung 100a und einer Speichervorrichtung 101ad, identisch zu designen. Damit sieht der Speichercontroller während einer
Schreiboperation auf dem Signalpfad 120a jedoch nur die Last des einzelnen
Puffers
1875,
die
der
Last
des Eingangspuffers
einer
einzelnen
Speichervorrichtung entspricht, mithin eine einzelne Speichervorrichtungslast von
dem Speichermodul, so dass das Merkmal 9HA5 dem Fachmann durch die QE4
nahegelegt ist.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 5 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1
EPÜ).
3.6 Zum Hilfsantrag 6
3.6.1 Die Merkmale 6.4HA1 und 6.4.aHA1 sind, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies sind die Merkmale 4.2HA2 und 5.5HA2, wie zum
Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 6 ist demnach unzulässig, da mit ihm das Streitpatent
über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.
3.6.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 6 dem
Fachmann aus den zu den Hilfsanträgen 2 und 4 genannten Gründen aus der QE4
nahegelegt.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 6 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).
3.7 Zum Hilfsantrag 7
3.7.1 Die Merkmale 6.4HA1 und 6.4.aHA1 sind, wie zum Hilfsantrag 1 ausgeführt, nicht
ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 7 ist demnach unzulässig, da mit ihm das Streitpatent
über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.
3.7.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 7
dem Fachmann aus den zu den Hilfsanträgen 1, 4 und 5 genannten Gründen aus
der QE4 nahegelegt.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 7 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52
Abs. 1 EPÜ).
3.8 Zum Hilfsantrag 8
3.8.1 Der Gegenstand des Anspruchs 1 nach Hilfsantrag 8 wird dem Fachmann aus
der NK11 nahegelegt.
Wie bereits zum Hilfsantrag 3 ausgeführt, offenbart die Druckschrift NK11 auch die
Merkmale 4aHA1 und 9HA3.
Die Beklagte führt aus, dass die NK11 nicht offenbare, wie groß der Betrag einer
einzelnen Last sei und daher das Merkmal 9HA5 nicht zeige.
Diese Ausführung vermochte nicht zu überzeugen. So entnimmt der Fachmann der
NK11, dass die ohmsche und/oder kapazitive Last auf dem Bus 110 nicht erhöht
wird, da das Speichermodul 106 eine einzelne Last für den Bus 110 darstellt und
nicht die Last der einzelnen daran gekoppelten Speichervorrichtungen (vgl. Abs.
[0027]: „Moreover, the resistive and/or capacitive load on the bus 110 is not
increased because the memory module 106 presents a single load to the bus 110,
not the load of the individual memory devices coupled thereto“ und Figur 1). Da
hier im Gegensatz zur Last der mehreren gekoppelten Speichervorrichtungen
(„load of the individual memory devices coupled thereto“) von einer einzelnen Last
(„single
load“) gesprochen wird und die Last eben nicht durch mehrere
Speichervorrichtungen erhöht wird, versteht der Fachmann diese einzelne Last als
einzelne Speichervorrichtungslast (Merkmal 9HA5).
Ergänzend wird darauf hingewiesen, dass bei Ausführung der in der Figur 4 der
NK11 gezeigten
taktflankengesteuerten D-Flipflops und Lesepuffer der
bidirektionalen Signaltreiber 402 und 404 als Tristate-Puffer, um eine
Datenkollision auf dem Datenbus 230 zu verhindern (vgl. NK12, Fig. 4; ZP4, S.
636, ZP6, ab S. 487, Kap. „Three-state logic“), die Last eines Tristate-Puffers beim
Schreiben
der
Last
eines Eingangs-Tristate-Puffers
einer
einzelnen
Speichervorrichtung entspricht.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 8 ist daher wegen fehlender
erfinderischer Tätigkeit nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).
3.9 Zum Hilfsantrag 9
3.9.1 Das Merkmal 5.5HA3 ist, wie zum Hilfsantrag 3 ausgeführt, nicht ursprünglich
offenbart.
Der Anspruch 1 des Hilfsantrags 9 ist demnach unzulässig, da mit ihm das
Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung
hinausgeht.
3.9.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 9 dem
Fachmann aus den zu den Hilfsanträgen 3 und 8 genannten Gründen aus der NK11
nahegelegt.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 9 ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).
3.10 Zum Hilfsantrag 10
3.10.1 Die Merkmale 6.4HA1 und 6.4.aHA1 sind, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies sind die Merkmale 4.2HA2 und 5.5HA2, wie zum
Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 10 ist demnach unzulässig, da mit ihm das Streitpatent
über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.
3.10.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 10
dem Fachmann aus der QE4 nahegelegt.
Dem Fachmann ist aus seinem Fachwissen bekannt, dass in Computersystemen
mehrere Speichermodule verwendet werden. So offenbart die Figur 7.5 der
Druckschrift ZP2 ein Speichersystem mit drei Speichermodulen („DIMM0“,
„DIMM1“, „DIMM2“), wobei die Speichermodule über einen Bus („Bus“) mit einem
Speichercontroller („Memory Controller“) verbunden sind (Merkmal 10HA10). Beim
Lesen oder Schreiben wird jeweils ein Speichermodul angesprochen, wozu unter
anderem Chip-Select-Signale des Speichercontrollers dienen (vgl. Figur 7.6 der
ZP2). Chip-Select1 spricht DIMM1 und Chip-Select2 spricht DIMM2 an (Merkmal
10.1HA10).
Figuren 7.5 und 7.6 der Druckschrift ZP2
Dabei liegt es für einen Fachmann nahe, die lastreduzierenden Schaltungen (Puffer
100a bis 100d in Figur 5 der QE4) auf dem Modul zu deaktivieren, wenn die Daten
in ein anderes Modul geschrieben werden (Merkmal 10.2HA10).
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 10 ist daher wegen
fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
3.11 Zum Hilfsantrag 11
3.11.1 Die Beklagte führt aus, dass die Merkmale 8.1.bHA11, 8.1.cHA11, 8.1.dHA11 und 8.1.eHA11 eine Anpassung des Merkmals zur “Speicheroperation” des erteilten
Anspruchs 1 an die neu aufgenommenen Merkmale, die die “Datenweiche” umsetzten,
sei. Zur Ursprungsoffenbarung werde auf die Absätze [0061], [0067] und Figur 5 der
NK3 verwiesen. Darüber hinaus seien Verallgemeinerungen nach BGH-
Rechtsprechung zulässig.
Diese Ausführungen konnten nicht überzeugen. Gemäß der Rechtsprechung des BGH
ist die Verallgemeinerung ursprungsoffenbarter Ausführungsbeispiele zulässig, wenn
von mehreren Merkmalen eines Ausführungsbeispiels, die zusammengenommen, aber
auch für sich betrachtet dem erfindungsgemäßen Erfolg förderlich sind, nur eines oder
nur einzelne in den Anspruch aufgenommen worden sind. Unzulässig ist eine
Verallgemeinerung hingegen, wenn den ursprünglich eingereichten Unterlagen zu
entnehmen ist, dass einzelne Merkmale in einem untrennbaren Zusammenhang
miteinander stehen, der Patentanspruch aber diese Merkmale nicht in ihrer Gesamtheit
vorsieht (vgl. BGH, Urteil vom 11. Januar 2024 – X ZR 68/21, GRUR-RS 2024, 5983,
Rn. 44; BGH, Urteil vom 26. September 2023 – X ZR 76/21, GRUR 2024, 42 Rn. 41 f.
– Farb- und Helligkeitseinstellung). So ist dem Absatz [0063] zu entnehmen, dass, wenn
die Steuerlogikschaltung 502 ein „Aktivieren A“-Signal empfängt, ein erster Tristate-
Puffer 504 in Pfad A aktiviert wird und den Datenwert aktiv an seinem Ausgang steuert,
während ein zweiter Tristate-Puffer 506 in Pfad B deaktiviert wird und sein Ausgang
sich in einem hochohmigen Zustand befindet. In diesem Zustand ermöglicht die
Datenübertragungsschaltung 416, dass die Daten entlang Pfad A zu einem ersten
Anschluss Y1 geleitet werden, der nur mit der ersten Gruppe der Speichergeräte 412,
z. B. denen in den Reihen A und C, verbunden ist und nur mit diesen kommuniziert.
Wenn in ähnlicher Weise ein „Aktivieren B“-Signal empfangen wird, öffnet [sic] der erste
Tristate 504 Pfad A und der zweite Tristate 506 schließt [sic] Pfad B, wodurch die Daten
zu einem zweiten Anschluss Y2 geleitet werden, der nur mit der zweiten Gruppe der
Speichergeräte 412, z. B. denen in den Reihen B und D, verbunden ist und nur mit
dieser kommuniziert (vgl. NK3, Abs. [0063]). Offensichtlich muss es dabei „Wenn in
ähnlicher Weise ein „Aktivieren B“-Signal empfangen wird, schließt der erste Tristate
504 Pfad A und der zweite Tristate 506 öffnet Pfad B“ heißen. Somit steht die
Aktivierung in Pfad A mit der Deaktivierung in Pfad B bzw. die Aktivierung in Pfad B mit
der Deaktivierung in Pfad A in einem untrennbaren Zusammenhang miteinander. Da
das Merkmal 8.1.bHA11 nicht den Zusatz enthält, dass gleichzeitig der Schreib-Tristate-
Puffer in Pfad B deaktiviert ist und das Merkmal 8.1.dHA11 nicht den Zusatz enthält, dass
gleichzeitig der Schreib-Tristate-Puffer in Pfad A deaktiviert ist, handelt es sich bei den
Merkmalen 8.1.bHA11 und 8.1.dHA11 um eine unzulässige Zwischenverallgemeinerung.
Der Anspruch 1 des Hilfsantrags 11 ist demnach unzulässig.
3.11.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag
11 dem Fachmann aus der NK 11 nahegelegt.
Wie zum Hilfsantrag 3 ausgeführt, offenbart die Druckschrift NK 11 auch das Merkmal
4aHA1.
So offenbart die Figur 10 der NK11 zwei 8-Bit breite Ränge (1006 und 1008), die in eine
erste Gruppe (1006) und eine zweite Gruppe (1008) unterteilt sind. Entsprechend
offenbart die Figur 11 der NK11 vier 8-Bit breite Ränge (1112 links in 1108, 1112 rechts
in 1108, 1112 links in 1110, 1112 rechts in 1110), die in eine erste Gruppe (1108) und
eine zweite Gruppe (1110) unterteilt sind (Merkmal 4aHA11).
Dabei ist der byteweise Schreibdatenpfad („DQ(3:0)“ & „DQ(7:4)“) in zwei byteweise
Datenpfade A („DQA(3:0)“ & „DQA(7:4)“) und B („DQB(3:0)“ & „DQB(7:4)“) verzweigt,
wobei Datenpfad A („DQA(3:0)“ & „DQA(7:4)“) mit der ersten Gruppe (1006 in Fig. 10,
1108 in Fig. 11) von Rängen und Datenpfad B („DQB(3:0)“ & „DQB(7:4)“) mit der
zweiten Gruppe (1008 in Fig. 10, 1110 in Fig. 11) von Rängen verknüpft ist (Teilmerkmal
von 6.3.b.2HA11). Wie bereits ausgeführt, wird der Fachmann durch sein Fachwissen
angeregt, für die bidirektionalen Signaltreiber (402, 404) der Figur 4 der NK 11 jeweils
zwei antiparallel geschaltete Tristate-Puffer vorzusehen, um Datenkollisionen auf den
bidirektionalen Datenbussen (230, 234) zu vermeiden, so dass das verbleibende
Teilmerkmal von 6.3.b.2HA11, wobei der Datenpfad A („DQA(3:0)“ & „DQA(7:4)“) erste
Schreib-Tristate-Puffer und der Datenpfad B („DQB(3:0)“ & „DQB(7:4)“) zweite Schreib-
Tristate-Puffer umfasst, naheliegend ist.
Figur 10 der NK 11 mit Illustrationen
Figur 11 der NK 11 mit Illustrationen
Die NK11 weist darüber hinaus darauf hin, dass, wenn die Steuereinheit 204 feststellt,
dass eine bestimmte Adresse mit der Bank 1 212 verknüpft oder ihr zugeordnet ist, die
mit dem Speicherbankschalter 206 verbunden ist, veranlasst sie, dass Port B aktiviert
und Port A deaktiviert wird, sodass die Daten in die richtige Speicherbank 212
geschrieben werden (vgl. NK11, Abs. [0031]). Die Steuereinheit 204 ordnet eine
logische Speicherbank zwei physischen Speicherbänken zu. Dies wird erreicht, indem
eine der beiden physischen Speicherbänke (z. B. entweder Port A oder Port B) selektiv
freigegeben oder aktiviert wird, während die andere gesperrt oder deaktiviert wird. Auf
diese Weise wird nur in eine der beiden physischen Speicherbänke geschrieben oder
daraus gelesen (vgl. Abs. [0040]). Somit werden, i. V. m. Figur 11, wenn der zweite
(beide 1112 rechts in 1108; gelb markiert) der mehreren Ränge Teil der ersten Gruppe
(1108) von Rängen ist, die Schreib-Tristate-Puffer (naheliegend) von Datenpfad A
(„DQA(3:0)“ & „DQA(7:4)“) für den zweiten Zeitraum aktiviert, um den byteweisen
Abschnitt („DQ(3:0)“ & „DQ(7:4)“) der N-Bit breiten Schreibdaten zu den zugehörigen
zwei Speichergeräten (beide rechts in 1108; gelb markiert) in dem zweiten der
mehreren Ränge zu leiten (Merkmal 8.1.bHA11) und, wenn der zweite der mehreren
Ränge (beide 1112 rechts in 1110; blau markiert) Teil der zweiten Gruppe (1110) von
Rängen ist, die Schreib-Tristate-Puffer (naheliegend) des Datenpfads B („DQB(3:0)“ &
„DQB(7:4)“) für die zweite Zeitspanne aktiviert werden, um den byteweisen Abschnitt
(„DQ(3:0)“ & „DQ(7:4)“) der N-Bit breiten Schreibdaten zu den zugehörigen zwei
Speichergeräten (beide 1112 rechts in 1110; blau markiert) im zweiten der mehreren
Ränge zu leiten (Merkmal 8.1.dHA11). Dabei ist es für den Fachmann selbstverständlich,
dass sowohl die Schreib-Tristate-Puffer von Datenpfad A, als auch die Schreib-Tristate-
Puffer des Datenpfads B nach der Schreib-Zeitspanne deaktiviert werden (Merkmale
8.1.cHA11, 8.1.eHA11).
Die Beklagte argumentiert, dass im Absatz [0033] der NK11 offenbart sei, dass die
Schreibdaten im Spaltenmodus an die beiden Ports A und B des Switch 206/208
gesendet werden.
Diese Argumentation konnte nicht überzeugen, da es sich bei der Beschreibung im
Absatz [0033] der NK11 um ein anderes Ausführungsbeispiel handelt, wohingegen in
den Absätzen [0031] und [0040] der NK11 explizit offenbart ist, dass entweder Port A
oder Port B aktiviert wird, während der andere deaktiviert wird.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 11 ist daher wegen
fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
3.12 Zum Hilfsantrag 11a
3.12.1 Da das Merkmal 8.1.bHA11a den Zusatz enthält, dass gleichzeitig der Schreib- Tristate-Puffer in Pfad B deaktiviert ist und das Merkmal 8.1.dHA11a den Zusatz enthält,
dass gleichzeitig der Schreib-Tristate-Puffer in Pfad A deaktiviert ist, ist der Anspruch 1
nach Hilfsantrag 11a zulässig.
3.12.2 Der Gegenstand des Anspruchs 1 nach Hilfsantrag 11a wird dem Fachmann
aus der NK11 nahegelegt.
Wie bereits zum Hilfsantrag 11 ausgeführt, offenbart die NK11, dass in einem Fall Port
B aktiviert und Port A deaktiviert wird und im anderen Fall umgekehrt, um die Daten in
die richtige Speicherbank zu schreiben (vgl. NK11, Abs. [0031], [0040]), so dass auch
die Merkmale 8.1.bHA11a und 8.1.dHA11a in der NK11 offenbart sind.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 11a ist daher wegen
fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
3.13 Zum Hilfsantrag 12
3.13.1 Die Beklagte führt aus, dass das Merkmal 6.3.a.2HA12 in den Absätzen [0060],
[0064], [0067] und Figur 5 der NK3 ursprünglich offenbart sei. Diesen Ausführungen
war nicht zu folgen.
So gibt das Merkmal 6.3.a.2HA12 an, dass der byteweise Lesedatenpfad einen
Multiplexer (508) umfasst, um Datensignale zusammenzuführen, die aus den
Speichervorrichtungen (412’) eines Rangs gelesen und an ersten Anschlüssen Y1 der
Datenübertragungsschaltung empfangen werden, wenn der Rang Teil der ersten
Gruppe
von Rängen
ist,
oder
an
zweiten Anschlüssen Y2
der
Datenübertragungsschaltung empfangen werden, wenn der Rang Teil der zweiten
Gruppe von Rängen ist. Somit sollen gemäß dem neuen Merkmal 6.3.a.2HA12
Datensignale aus mehreren Speichervorrichtungen eines Rangs durch den Multiplexer
zusammengeführt werden. Unter „zusammenführen“ versteht der Fachmann sowohl ein
beliebiges Kombinieren, als auch ein Auswählen.
Den ursprünglichen Anmeldeunterlagen ist jedoch lediglich zu entnehmen, dass
Datensignale, die aus den Speichergeräten 412 eines Rangs gelesen werden, an den
ersten oder zweiten Anschlüssen Y1, Y2 der Datenübertragungsschaltung 416
empfangen und einem Multiplexer 508 zugeführt werden, der eines davon auswählt, um
es an seinen Ausgang weiterzuleiten (vgl. NK3, Abs. [0064]: „In the illustrated
embodiment of Figure 5, for example, data signals read from the memory devices 412
of a rank are received at the first or second terminals Y1, Y2 of the data transmission
circuit 416. The data signals are fed to a multiplexer 508, which selects one to route to
its output.“). Der von der Beklagten genannte Satz des Absatzes [0067] bezieht sich
allgemein auf die Datenübertragungsschaltungen 416 und erläutert, dass diese dazu
geeignet sind, Datenlesesignale zusammenzuführen und Datenschreibsignale zu
erzeugen, wodurch die richtigen Datenpfade zwischen dem Systemspeichercontroller
420 und den gezielten oder ausgewählten Speichergeräten 412 ermöglicht werden (vgl.
NK3, Abs. [0067]: „As discussed above, the data transmission circuits 416 associated
with each module 402 are operable to merge data read signals and to drive data write
signals, enabling the proper data paths between the system memory controller 420 and
the targeted or selected memory devices 412.“). Dieses bedeutet jedoch nur, dass die
Datenübertragungsschaltungen Datenlesesignale zusammenführen, jedoch nicht, dass
der Multiplexer Datensignale, die aus den Speichervorrichtungen eines Rangs gelesen
werden, zusammenführt. Da die Ränge der Speichervorrichtungen in zwei Gruppen
unterteilt sind, wobei eine erste Gruppe (Rang A und Rang C) mit Pfad A und eine
zweite (Rang B und Rang D) mit Pfad B verknüpft ist (vgl. NK3, Abs. [0061]: „The ranks
of memory devices 412 are likewise divided into two groups with one group associated
with path A and one group associated with path B. As shown in Figure 3A, rank A and
rank C are in the first group, and rank B and rank D are in the second group.“), wird
somit durch den Multiplexer eines der Datensignale der ersten Gruppe (Rang A und
Rang C) oder der zweiten Gruppe (Rang B und Rang D) ausgewählt.
Darüber hinaus legt das zusätzliche Merkmal 6.3.a.2HA12 fest, dass der byteweise
Lesedatenpfad einen Multiplexer (508) umfasst. Das Merkmal 6.3.a.1 gibt jedoch an,
dass der byteweise Lesedatenpfad mehrere Lese-Tristate-Puffer (509) aufweist. Auch
diese Ausgestaltung ist der NK3 nicht zu entnehmen. Die Figur 5 offenbart lediglich
einen Lese-Tristate-Puffer (509), der einem Multiplexer (508) im Lesedatenpfad in
Leserichtung nachgeschaltet ist. Der Absatz [0060] der NK3 gibt zwar an, dass die
Ausführungsform von Figur 5 1-Bit breit ist und eine einzelne Datenleitung 518 zwischen
dem Speichercontroller 420 und den Speichergeräten 412 schaltet, wobei in anderen
Ausführungsformen die Datenübertragungsschaltung 416 mehrere Bit breit sein kann,
beispielsweise 8 Bit, und eine entsprechende Anzahl von Datenleitungen 518 schalten
kann (vgl. NK3, Abs. [0060]), jedoch ist auch diesem Absatz nicht zu entnehmen, dass
der Lesedatenpfad gleichzeitig nur einen Multiplexer aber mehrere Lese-Tristate-Puffer
aufweist.
Ferner offenbart die Figur 5 der NK3, dass der Multiplexer (508) dem Lese-Tristate-
Puffer (509) im Lesedatenpfad in Leserichtung vorgeschaltet ist. Eine beliebige Position
des Multiplexers im Lesedatenpfad, wie von Merkmal 6.3.a.2HA12 angegeben, ist nicht
ursprünglich offenbart.
Das Merkmal 6.3.a.2HA12 ist somit nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 12 ist demnach unzulässig.
3.13.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag
12 dem Fachmann aus der NK 11 nahegelegt.
Die Druckschrift NK11 offenbart dem Fachmann auch einen Multiplexer gemäß
Merkmal 6.3.a.2HA12, denn die Druckschrift NK11 weist den Fachmann darauf hin,
dass beide an die Ports A und B angeschlossenen Speichergeräte (z. B. Bank
0 214 und Bank 1 212) gelesen werden, und die Daten vom ausgewählten
Zielspeichergerät auf die DIMM-Schnittstelle 202 gemultiplext werden (vgl. NK11,
Abs. [0033]: „Both memory devices (e.g., Bank 0214 and Bank 1212), coupled to
ports A and B, are read and the data from the selected target memory device is
multiplexed onto the DIMM interface 202.“). Somit multiplexen die Lesepuffer der
bidirektionalen Signaltreiber 402, 404, die Daten und stellen daher eine
Selektionsschaltung
im Sinne eines Multiplexers dar. Dabei werden die
Datensignale ausgewählt, die aus den Speichergeräten (1112) eines Rangs (z.B.
hellgelb in Fig. 10 oder 11) gelesen und an ersten Anschlüssen („DQA(3:0)“ &
„DQA(7:4)“) der Datenübertragungsschaltung empfangen werden, wenn der Rang
(z.B. hellgelb in Fig. 10 oder 11) Teil der ersten Gruppe (1006 in Fig. 10, 1108 in
Fig. 11) von Rängen (hellgelb, hellblau, gelb, blau) ist, oder an zweiten
Anschlüssen
(„DQB(3:0)“ &
„DQB(7:4)“) der Datenübertragungsschaltung
empfangen werden, wenn der Rang (z.B. hellblau in Fig. 10 oder 11) Teil der
zweiten Gruppe (1008 in Fig. 10, 1110 in Fig. 11) von Rängen ist.
Dabei ist auch der byteweise Schreibdatenpfad („DQ(3:0)“ & „DQ(7:4)“) in zwei
byteweise Datenpfade A („DQA(3:0)“ & „DQA(7:4)“) und B („DQB(3:0)“ & „DQB(7:4)“)
verzweigt, wobei Datenpfad A („DQA(3:0)“ & „DQA(7:4)“) mit den ersten Anschlüssen
der Datenübertragungsschaltung und der ersten Gruppe (1006 in Fig. 10, 1108 in Fig.
11) von Rängen verknüpft ist und Datenpfad B („DQB(3:0)“ & „DQB(7:4)“) mit den
zweiten Anschlüssen der Datenübertragungsschaltung und der zweiten Gruppe (1008
in Fig. 10, 1110 in Fig. 11) von Rängen verknüpft ist (Teilmerkmal von 6.3.b.2HA12). Wie
bereits zum Hilfsantrag 11 ausgeführt, sind erste Schreib-Tristate-Puffer im Datenpfad
A („DQA(3:0)“ & „DQA(7:4)“) und zweite Schreib-Tristate-Puffer im Datenpfad B
(„DQB(3:0)“ & „DQB(7:4)“) naheliegend (verbleibendes Teilmerkmal von 6.3.b.2HA12).
Ferner offenbart die NK11, dass die jeweils anderen Speichervorrichtungen auf dem
anderen Port (Pfad) deaktiviert sind, wenn Daten in die Speichervorrichtungen eines
Pfads geschrieben werden (vgl. Abs. [0040]: „selectively enabling or activating one of
the two physical memory banks (e.g., either Port A or Port B) while disabling or
deactivating the other“). Folglich offenbart die NK11 auch die Merkmale 8.1.b.1HA12 und
8.1.d.1HA12 des Anspruchs 1 von Hilfsantrag 12.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 12 ist daher wegen
fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
3.14 Zum Hilfsantrag 12a
3.14.1 Zwar wurde durch die Änderung des Wortes „merge“ in „select“ im Merkmal
6.3.a.2HA12a eine zum Merkmal 6.3.a.2HA12 dargelegte unzulässige Erweiterung
behoben. Da jedoch auch das Merkmal 6.3.a.2HA12a in Kombination mit dem Merkmal
6.3.a.1 eine Ausgestaltung eines byteweisen Lesedatenpfads mit einem beliebig
positionierten Multiplexer (508) und mehreren Lese-Tristate-Puffern (509) definiert, die,
wie zum Hilfsantrag 12 ausgeführt, den ursprünglichen Unterlagen nicht zu entnehmen
ist, ist auch das Merkmal 6.3.a.2HA12a nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 12a ist demnach ebenfalls unzulässig.
3.14.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 12a
dem Fachmann aus den zu dem Hilfsantrag 12 genannten Gründen aus der NK11
nahegelegt.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 12a ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).
3.15 Zum Hilfsantrag 13
3.15.1 Das Merkmal 6.3.a.2HA12 ist, wie zum Hilfsantrag 12 ausgeführt, nicht ursprünglich offenbart. Da auch die Merkmale 7.1.bHA13 und 7.1.dHA13 des
Hilfsantrags 13 eine Ausgestaltung eines byteweisen Lesedatenpfads mit einem
Multiplexer (508) und mehreren Lese-Tristate-Puffern (509) definiert, die, wie zum
Hilfsantrag 12 ausgeführt, den ursprünglichen Unterlagen nicht zu entnehmen ist, sind
auch die Merkmale 7.1.bHA13 und 7.1.dHA13 nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 13 ist somit ebenfalls unzulässig.
3.15.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 13
dem Fachmann aus der NK11 nahegelegt.
Wie bereits ausgeführt, offenbart die NK11 die selektive Aktivierung des Ports A oder
des Ports B und des entsprechenden Lesedatenpfads (vgl. NK11, Abs. [0040], [0045]).
Dabei liest der Fachmann selbstverständlich mit, dass für den Zeitraum der Aktivierung
z. B. des Ports A zumindest auch der mit dem Port A verbundene Lesepuffer 402
aktiviert wird. Darüber hinaus offenbaren die Figuren 4, 10 und 11 der NK11, dass,
wenn der erste (z.B. hellgelb in Fig. 10 oder 11) der mehreren Ränge (hellgelb, hellblau,
gelb, blau) Teil der ersten Gruppe (1006 in Fig. 10, 1108 in Fig. 11) von Rängen
(hellgelb, hellblau, gelb, blau) ist, der Multiplexer (Lesepuffer der bidirektionalen
Signaltreiber 402, 404) Daten von den ersten Anschlüssen („DQA(3:0)“ & „DQA(7:4)“)
auswählt (Merkmal 7.1.bHA13).
Entsprechend ist für den Fachmann naheliegend, dass, wenn der erste (z.B. hellblau in
Fig. 10 oder 11) der mehreren Ränge (hellgelb, hellblau, gelb, blau) Teil der zweiten
Gruppe (1008 in Fig. 10, 1110 in Fig. 11) von Rängen ist, der Multiplexer (Lesepuffer
der bidirektionalen Signaltreiber 402, 404) Daten von den zweiten Anschlüssen
(„DQB(3:0)“ & „DQB(7:4)“) auswählt, die Lese-Tristate-Puffer (404 (READ)) für die erste
Zeitperiode aktiviert werden, um den byteweisen Abschnitt (DQ(7:0)) der N-Bit breiten
Lesedaten zu dem jeweiligen byteweisen Abschnitt (DQ(7:0)) der N-Bit breiten
Datenleitungen (230) zu treiben (Merkmal 7.1.dHA13).
Dass bei einer Speicherleseoperation die Schreibpuffer deaktiviert sein müssen
(Merkmale 7.1.b.1HA13, 7.1.d.1HA13), und die Lesepuffer nach der Leseoperation
deaktiviert werden (Merkmal 7.1.eHA13), ist für den Fachmann selbstverständlich.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 13 ist daher wegen
fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
3.16 Zum Hilfsantrag 13a
3.16.1 Die Merkmale 6.3.a.2HA12a, 7.1.bHA13 und 7.1.dHA13 sind, wie zu den
Hilfsanträgen 12a und 13 ausgeführt, nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 13a ist demnach ebenfalls unzulässig.
3.16.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 13a
dem Fachmann aus den zu dem Hilfsantrag 13 genannten Gründen aus der NK11
nahegelegt.
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 13a ist daher wegen fehlender
erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).
3.17 Zum Hilfsantrag 14
3.17.1 Das Merkmal 6.3.a.2HA12 ist, wie zum Hilfsantrag 12 ausgeführt, nicht ursprünglich offenbart. Überdies sind die Merkmale 4.2HA2, 5.5HA2, 7.1.bHA13 und
7.1.dHA13, wie zu den Hilfsanträgen 2 und 13 ausgeführt, nicht ursprünglich offenbart.
Der Anspruch 1 des Hilfsantrags 14 ist demnach unzulässig, da mit ihm das
Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung
hinausgeht.
3.17.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 14
dem Fachmann aus der NK11 nahegelegt.
Die NK11 offenbart, dass die Steuereinheit („Control Unit ASIC“, 204, 1002, 1102.
1104) Eingangssteuersignale
(„AC“,
„CS0“,
„CS1“) empfängt, wobei die
Eingangssteuersignale Chip-Select-Signale („CS0“, „CS1“), die zum Auswählen
des spezifischen der mehreren Ränge dienen, umfassen (vgl. NK11, Abs. [0053]:
„FIG. 10 illustrates a single chip-select memory configuration“, Abs. [0054]: „FIG.
11 illustrates a dual chip-select memory configuration”, sowie Figuren 2, 10 und
11; Merkmal 4.2HA2). Die Steuereinheit ist außerdem dazu konfiguriert, die
Eingangssteuersignale („AC“, „CS0“, „CS1“), einschließlich der Chip-Select-
Signale („CS0“, „CS1“), zu registrieren (gemäß Figuren 10 und 11 erfasst die
Steuereinheit die Signale „AC“, „CS0“ und „CS1“ und gibt die Steuersignale „ACA“,
„CS0A“, „ACB“, „CS0B“, „ACAA“, „CS1AA“, „ACBB“ und „CS1BB“, die den
erfassten Eingangssignalen „AC“, „CS0“ und „CS1“ entsprechen, aus) und die
registrierten ersten oder zweiten Steuersignale („ACA“, „CS0A“, „ACB“, „CS0B“,
„ACAA“, „CS1AA“, „ACBB“ und „CS1BB“), einschließlich der registrierten Chip-
Auswahlsignale („CS0A“, „CS0B“, „CS1AA“ und „CS1BB“), über die registrierten
Steuerleitungen (220) an die Speichergeräte (1010, 1012, 1112) zu übertragen, um
die bestimmte der N-Bit breiten Reihen zu aktivieren, um den Speicherlese- oder -
schreibvorgang auszuführen (vgl. Fig. 2, 10, 11; der Rang wird mittels der Chip-
Auswahlsignale CS0A, CS1AA, CS0B und CS1BB ausgewählt; Merkmale 5.1HA2,
5.3HA2 und 5.5HA2).
Das Speichermodul des Anspruchs 1 nach Hilfsantrag 14 ist daher wegen
fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m.
Art. 52 Abs. 1 EPÜ).
III.
Die Kostenentscheidung beruht auf § 84 Abs. 2 Satz 1 und Satz 2 Halbsatz 1 PatG
i. V. m. § 91 Abs. 1 ZPO.
Die Entscheidung über die vorläufige Vollstreckbarkeit beruht auf § 99 Abs. 1 PatG
i. V. m. § 709 Satz 1 und 2 ZPO.
IV.
Rechtsmittelbelehrung
Gegen dieses Urteil ist das Rechtsmittel der Berufung gemäß § 110 PatG statthaft.
Die Berufung ist innerhalb eines Monats nach Zustellung des in vollständiger Form
abgefassten Urteils spätestens nach Ablauf von fünf Monaten nach Verkündung
durch einen in der Bundesrepublik Deutschland zugelassenen Rechtsanwalt oder
Patentanwalt schriftlich oder in elektronischer Form beim Bundesgerichtshof,
Herrenstraße 45a, 76133 Karlsruhe, einzulegen.
Die Berufungsschrift muss
- die Bezeichnung des Urteils, gegen das die Berufung gerichtet ist, sowie
- die Erklärung, dass gegen dieses Urteil Berufung eingelegt werde,
enthalten.
Mit der Berufungsschrift soll eine Ausfertigung oder beglaubigte Abschrift des
angefochtenen Urteils vorgelegt werden.
Dr. Himmelmann
Eisenrauch
Dr. Zebisch
Dr. Kapels
Dr. Schenkl
Bundespatentgericht
2 Ni 24/22 (EP)
(Aktenzeichen)
Verkündet am
7. November 2024
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