Rechtsprechung / BPatG / 2020
BPatG Berichtigungsbeschluss vom 22.10.2020 – 2 Ni 21/20 (EP)
2. Senat · ECLI:DE:BPatG:2020:221020U2Ni21.20EP.0
Zu diesem Urteil ist ein Berichtigungsbeschluss am 15.02.2021 ergangen
BUNDESPATENTGERICHT
IM NAMEN DES VOLKES
URTEIL§
Verkündet am 22. Oktober 2020 …
In der Patentnichtigkeitssache
2 Ni 21/20 (EP)
(Aktenzeichen)
…
ECLI:DE:BPatG:2020:221020U2Ni21.20EP.0
betreffend das europäische Patent EP 3 036 768
(DE 60 2014 007 453)
hat der 2. Senat (Nichtigkeitssenat) des Bundespatentgerichts auf Grund der
mündlichen Verhandlung vom 22. Oktober 2020 unter Mitwirkung der Vorsitzenden
Richterin Grote-Bittner sowie der Richterin Hartlieb und der Richter Dipl.-Phys.
Dr. rer. nat. Friedrich, Dipl.-Phys. Dr. rer. nat. Zebisch und Dr.-Ing. Kapels
für Recht erkannt:
I.
Das europäische Patent 3 036 768 wird mit Wirkung für das Hoheitsgebiet
der Bundesrepublik Deutschland dadurch teilweise für nichtig erklärt, dass
seine Ansprüche folgende Fassung erhalten:
1.
A complementary metal oxide semiconductor, CMOS, device including a
plurality of p-type metal oxide semiconductor, PMOS, transistors each having
a PMOS drain and a plurality of n-type metal oxide semiconductor, NMOS,
transistors each having an NMOS drain, comprising:
at least three metal layers above the drains of the transistors, comprising a
first metal layer, a second metal layer and a third metal layer; wherein the
first metal layer is the lowest metal layer above the drains, the second metal
layer is the next metal layer above the first metal layer and the third metal
layer is the next metal layer above the second metal layer;
a first interconnect on a first interconnect level on the first metal layer,
connecting a first plurality of the PMOS drains together;
a second interconnect on the first interconnect level connecting a second
plurality of the PMOS drains together, the second plurality of the PMOS
drains being different than the first plurality of the PMOS drains, the first
interconnect and the second interconnect being disconnected on the first
interconnect level;
a third interconnect on the first interconnect level connecting a first plurality
of the NMOS drains together; and
a fourth interconnect on the first interconnect level connecting a second
plurality of the NMOS drains together, the second plurality of the NMOS
drains being different than the first plurality of the NMOS drains, the third
interconnect and the fourth interconnect being disconnected on the first
interconnect level,
wherein the first interconnect, the second interconnect, the third interconnect,
and the fourth interconnect are coupled together through at least one other
interconnect level;
a fifth interconnect on a second interconnect level on the second metal layer,
the fifth interconnect coupling the first interconnect and the second
interconnect together; and
a sixth interconnect on the second interconnect level, the sixth interconnect
coupling the third interconnect and the fourth interconnect together; and
a seventh interconnect on a third interconnect level on the third metal layer,
the seventh interconnect coupling the fifth interconnect and the sixth
interconnect together; and wherein an output of the device is connected to
the seventh interconnect;
a first set of interconnects on the first interconnect level connecting different
subsets of the PMOS drains together, the first set of interconnects including
the first interconnect, the second interconnect, and one or more additional
interconnects, each interconnect in the first set of interconnects being
disconnected from other interconnects in the first set of interconnects on the
first interconnect level; and
a second set of interconnects on the first interconnect level connecting
different subsets of the NMOS drains together, the second set of
interconnects including the third interconnect, the fourth interconnect, and
one or more additional interconnects, each interconnect in the second set of
interconnects being disconnected from other interconnects in the second set
of interconnects on the first interconnect level;
wherein the first and the second sets of interconnects on the first interconnect
level extend in parallel to each other in a first direction and the seventh
interconnect on
the
third
interconnect
level
in a second direction
perpendicular to the first direction.
2.
The device of claim 1, wherein the first interconnect, the second interconnect,
the third interconnect, and the fourth interconnect are each less than 2 µm in
length.
3.
The device of claim 1, wherein the fifth interconnect and the sixth
interconnect are each less than 2 µm in length.
4.
The device of claim 1, wherein the CMOS device is an inverter, the PMOS
transistors each have a PMOS gate and a PMOS source, the NMOS
transistors each have an NMOS gate and an NMOS source, the NMOS
sources of the NMOS transistors being coupled together, the PMOS sources
of the PMOS transistors being coupled together, the PMOS gates of the
PMOS transistors and the NMOS gates of the NMOS transistors being
coupled together.
5.
The device of claim 1, wherein each interconnect in the first set of
interconnects and the second set of interconnects is less than 2 µm in length.
6.
A method of laying out a complementary metal oxide semiconductor, CMOS,
device including a plurality of p-type metal oxide semiconductor, PMOS,
transistors each having a PMOS drain and a plurality of n-type metal oxide
semiconductor, NMOS, transistors each having an NMOS drain, the CMOS
device including at
least three metal layers above the drains of the
transistors, comprising a first metal layer, a second metal layer and a third
metal layer; wherein the first metal layer is the lowest metal layer above the
drains, the second metal layer is the next metal layer above the first metal
layer and the third metal layer is the next metal layer above the second metal
layer,
the method comprising:
interconnecting a first plurality of PMOS drains with a first interconnect on a
first interconnect level on the first metal layer;
interconnecting a second plurality of PMOS drains with a second interconnect
on the first interconnect level, the second plurality of PMOS drains being
disconnected from the first plurality of PMOS drains on the first interconnect
level;
interconnecting a first plurality of NMOS drains with a third interconnect on
the first interconnect level;
and interconnecting a second plurality of NMOS drains with a fourth
interconnect on the first interconnect level, the second plurality of NMOS
drains being disconnected from the first plurality of NMOS drains on the first
interconnect level, wherein the first interconnect, the second interconnect,
the third interconnect, and the fourth interconnect are coupled together
through at least one other interconnect level;
interconnecting the first interconnect and the second interconnect with a fifth
interconnect on a second interconnect level on the second metal layer; and
interconnecting the third interconnect and the fourth interconnect with a sixth
interconnect on the second interconnect level;
interconnecting the fifth interconnect and the sixth interconnect with a
seventh interconnect on a third interconnect level on the third metal layer;
and wherein an output of the device is connected to the seventh interconnect;
connecting different subsets of the PMOS drains together with a first set of
interconnects on the first interconnect level, the first set of interconnects
including the first interconnect, the second interconnect, and one or more
additional interconnects, each interconnect in the first set of interconnects
being disconnected from other interconnects in the first set of interconnects
on the first interconnect level; and
connecting different subsets of the NMOS drains together with a second set
of interconnects on the first interconnect level, the second set of
interconnects including the third interconnect, the fourth interconnect, and
one or more additional interconnects, each interconnect in the second set of
interconnects being disconnected from other interconnects in the second set
of interconnects on the first interconnect level;
wherein the first and the second sets of interconnects on the first interconnect
level extend in parallel to each other in a first direction and the seventh
interconnect on
the
third
interconnect
level
in a second direction
perpendicular to the first direction.
7.
A method of operation of a complementary metal oxide semiconductor,
CMOS, device including a plurality of p-type metal oxide semiconductor,
PMOS, transistors each having a PMOS drain and a plurality of n-type metal
oxide semiconductor, NMOS, transistors each having an NMOS drain, the
CMOS device including at least three metal layers above the drains of the
transistors, comprising a first metal layer, a second metal layer and a third
metal layer; wherein the first metal layer is the lowest metal layer above the
drains, the second metal layer is the next metal layer above the first metal
layer and the third metal layer is the next metal layer above the second metal
layer,
the method comprising:
flowing a first current from a first plurality of PMOS drains interconnected with
a first interconnect on a first interconnect level on the first metal layer;
flowing a second current from a second plurality of PMOS drains
interconnected with a second interconnect on the first interconnect level, the
second plurality of PMOS drains being disconnected from the first plurality of
PMOS drains on the first interconnect level;
flowing a third current to a first plurality of NMOS drains interconnected with
a third interconnect on the first interconnect level; and flowing a fourth current
to a second plurality of NMOS drains interconnected with a fourth
interconnect on the first interconnect level, the second plurality of NMOS
drains being disconnected from the first plurality of NMOS drains on the first
interconnect level, wherein the first interconnect, the second interconnect,
the third interconnect, and the fourth interconnect are coupled together
through at least one other interconnect level, wherein the first current and the
second current flows through said at least one other interconnect level to an
output of the CMOS device upon the CMOS device receiving a low input,
wherein the third current and the fourth current flows from the output of the
CMOS device through said at least one other interconnect level upon the
CMOS device receiving a high input;
wherein the first interconnect and the second interconnect are interconnected
with a fifth interconnect on a second interconnect level on the second metal
layer and
the
third
interconnect and
the
fourth
interconnect are
interconnected with a sixth interconnect on the second interconnect level;
wherein the fifth interconnect and the sixth interconnect are interconnected
with a seventh interconnect on a third interconnect level on the third metal
layer;
wherein a first set of interconnects on the first interconnect level connects
different subsets of the PMOS drains together, the first set of interconnects
including the first interconnect, the second interconnect, and one or more
additional interconnects, each interconnect in the first set of interconnects
being disconnected from other interconnects in the first set of interconnects
on the first interconnect level; and
wherein a second set of interconnects on the first interconnect level connects
different subsets of the NMOS drains together, the second set of
interconnects including the third interconnect, the fourth interconnect, and
one or more additional interconnects, each interconnect in the second set of
interconnects being disconnected from other interconnects in the second set
of interconnects on the first interconnect level; and
wherein the first and the second sets of interconnects on the first
interconnect level extend in parallel to each other in a first direction and the
seventh interconnect on the third interconnect level in a second direction
perpendicular to the first direction.
II.
Im Übrigen wird die Klage abgewiesen.
III.
Die Kosten des Rechtsstreits werden gegeneinander aufgehoben.
IV.
Das Urteil ist gegen Sicherheitsleistung in Höhe von 120 % des jeweils zu
vollstreckenden Betrages vorläufig vollstreckbar.
T a t b e s t a n d
Mit ihrer Klage begehren die Klägerinnen die Nichtigerklärung des mit Wirkung für
die Bundesrepublik Deutschland erteilten europäischen Patents 3 036 768, das
beim Deutschen Patent- und Markenamt unter dem Aktenzeichen 60 2014 007
453.7 geführt wird und dessen Erteilung am 8. März 2017 veröffentlicht worden ist.
Das am 21. August 2014 international angemeldete Streitpatent, das die Priorität
der US-Anmeldung 201313975074 vom 23. August 2013 in Anspruch nimmt, trägt
in der maßgeblichen englischen Verfahrenssprache die Bezeichnung „Layout
construction for addressing electromigration“.
Das Streitpatent, das vollumfänglich angegriffen wird, umfasst in seiner erteilten
Fassung
Ansprüche mit
einem
unabhängigen
Anspruch
(Vorrichtungsanspruch) und auf diesen rückbezogenen Unteransprüchen 2 bis 13
und zwei nebengeordneten Ansprüchen 14 und 15 (Verfahrensansprüche).
Der Anspruch 1 des Streitpatents in der erteilten Fassung lautet mit bei
unverändertem Wortlaut eingefügter, von der Anlage K12 der Klägerinnen
ausgehender Gliederung in der Verfahrenssprache Englisch:
1. A complementary metal oxide semiconductor, CMOS, device including
1.1 a plurality of p-type metal oxide semiconductor, PMOS, transistors
1.1.1 each having a PMOS drain and
1.2 a plurality of n-type metal oxide semiconductor, NMOS, transistors
1.2.1 each having an NMOS drain,
comprising:
1.3 a first interconnect on an interconnect level connecting a first plurality of
the PMOS drains together;
1.4 a second interconnect on the interconnect level connecting a second
plurality of the PMOS drains together,
1.4.1 the second plurality of the PMOS drains being different than the
first plurality of the PMOS drains,
1.5 the first interconnect and the second interconnect being disconnected on
the interconnect level;
1.6 a third interconnect on the interconnect level connecting a first plurality
of the NMOS drains together; and
1.7 a fourth interconnect on the interconnect level connecting a second
plurality of the NMOS drains together,
1.7.1 the second plurality of the NMOS drains being different than the
first plurality of the NMOS drains,
1.8 the third interconnect and the fourth interconnect being disconnected on
the interconnect level,
1.9 wherein the first interconnect, the second interconnect, the third
interconnect, and the fourth interconnect are coupled together though at
least one other interconnect level.
Die deutsche Übersetzung lautet mit der gleichen bei unverändertem Wortlaut
eingefügten Gliederung:
1. Eine CMOS-Einrichtung
(CMOS = complementary metal oxide
semiconductor bzw. komplementärer Metalloxidhalbleiter),
1.1 die eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ-Metalloxidhalbleiter),
1.1.1 von denen jeder eine PMOS-Senke bzw. -Drain hat, und
1.2 eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide
semiconductor bzw. n-Typ-Metalloxidhalbleiter),
1.2.1 von denen jeder eine NMOS-Drain hat,
beinhaltet, die Folgendes aufweist:
1.3 eine erste Zwischenverbindung auf einer Zwischenverbindungsebene,
die eine erste Vielzahl von PMOS-Drains miteinander verbindet;
1.4 eine zweite Zwischenverbindung auf einer Zwischenverbindungsebene,
die eine zweite Vielzahl von PMOS-Drains miteinander verbindet,
1.4.1 wobei sich die zweite Vielzahl von PMOS-Drains von der ersten
Vielzahl von PMOS-Drains unterscheidet,
1.5 wobei die erste Zwischenverbindung und die zweite Zwischenverbindung
auf der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind;
1.6 eine dritte Zwischenverbindung auf der Zwischenverbindungsebene, die
eine erste Vielzahl der NMOS-Drains miteinander verbindet; und
1.7 eine vierte Zwischenverbindung auf der Zwischenverbindungsebene, die
eine zweite Vielzahl von NMOS-Drains miteinander verbindet,
1.7.1 wobei sich die zweite Vielzahl von NMOS-Drains von der ersten
Vielzahl von NMOS-Drains unterscheidet,
1.8 wobei die dritte Zwischenverbindung und die vierte Zwischenverbindung
auf der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind,
1.9 wobei die erste Zwischenverbindung, die zweite Zwischenverbindung,
die dritte Zwischenverbindung und die vierte Zwischenverbindung
miteinander durch wenigstens eine weitere Zwischenverbindungsebene
gekoppelt sind.
Der nebengeordnete Verfahrensanspruch 14 gemäß Streitpatentschrift lautet in
der Verfahrenssprache Englisch mit wiederum eingefügter dem Anspruch 1
entsprechender Gliederung:
14. A method of laying out a complementary metal oxide semiconductor,
CMOS, device including
14.1 a plurality of p-type metal oxide semiconductor, PMOS, transistors
14.1.1 each having a PMOS drain and
14.2 a plurality of n-type metal oxide semiconductor, NMOS, transistors
14.2.1 each having an NMOS drain,
comprising:
14.3 interconnecting a first plurality of PMOS drains with a first interconnect
on an interconnect level;
14.4 interconnecting a second plurality of PMOS drains with a second
interconnect on the interconnect level,
14.5 the second plurality of PMOS drains being disconnected from the first
plurality of PMOS drains on the interconnect level;
14.6 interconnecting a first plurality of NMOS drains with a third interconnect
on the interconnect level; and
14.7 interconnecting a second plurality of NMOS drains with a fourth
interconnect on the interconnect level,
14.8 the second plurality of NMOS drains being disconnected from the first
plurality of NMOS drains on the interconnect level,
14.9 wherein the first interconnect, the second interconnect, the third
interconnect, and the fourth interconnect are coupled together though at
least one other interconnect level.
In deutscher Übersetzung lautet er mit entsprechend eingefügter Gliederung:
14. Ein Verfahren zum Auslegen einer CMOS-Einrichtung
(CMOS =
complementary metal oxide semiconductor bzw. komplementärer
Metalloxidhalbleiter), die
14.1 eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ- Metalloxidhalbleiter),
14.1.1 von denen jeder eine PMOS-Senke bzw. -Drain hat, und
14.2 eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide
semiconductor bzw. n- Typ-Metalloxidhalbleiter),
14.2.2 von denen jeder eine NMOS-Drain hat,
beinhaltet, das Folgendes aufweist:
14.3 Zwischenverbinden einer ersten Vielzahl von PMOS-Drains mit einer
ersten Zwischenverbindung auf einer Zwischenverbindungsebene;
14.4 Zwischenverbinden einer zweiten Vielzahl von PMOS-Drains mit einer
zweiten Zwischenverbindung auf einer Zwischenverbindungsebene,
14.5 wobei die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains auf der Zwischenverbindungsebene getrennt bzw. nicht
verbunden ist;
14.6 Zwischenverbinden einer ersten Vielzahl von NMOS-Drains mit einer
dritten Zwischenverbindung auf der Zwischenverbindungsebene; und
14.7 Zwischenverbinden einer zweiten Vielzahl von NMOS- Drains mit einer
vierten Zwischenverbindung auf der Zwischenverbindungsebene,
14.8 wobei die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains auf der Zwischenverbindungsebene getrennt bzw. nicht
verbunden ist,
14.9 wobei die erste Zwischenverbindung, die zweite Zwischenverbindung,
die dritte Zwischenverbindung und die vierte Zwischenverbindung
miteinander über wenigstens eine andere Zwischenverbindungsebene
gekoppelt sind.
Der ebenfalls nebengeordnete Anspruch 15 lautet mit einer bei unverändertem
Wortlaut eingefügten, der Gliederung des Anspruchs 1 entsprechenden Gliederung
in der Verfahrenssprache Englisch:
15. A method of operation of a complementary metal oxide semiconductor,
CMOS, device including
15.1 a plurality of p-type metal oxide semiconductor, PMOS, transistors
15.1.1 each having a PMOS drain and
15.2 a plurality of n-type metal oxide semiconductor, NMOS, transistors
15.2.1 each having an NMOS drain,
comprising:
15.3 flowing a first current from a first plurality of PMOS drains interconnected
with a first interconnect on an interconnect level;
15.4 flowing a second current from a second plurality of PMOS drains
interconnected with a second interconnect on the interconnect level,
15.5 the second plurality of PMOS drains being disconnected from the first
plurality of PMOS drains on the interconnect level;
15.6 flowing a third current to a first plurality of NMOS drains interconnected
with a third interconnect on the interconnect level; and
15.7 flowing a fourth current to a second plurality of NMOS drains
interconnected with a fourth interconnect on the interconnect level,
15.8 the second plurality of NMOS drains being disconnected from the first
plurality of NMOS drains on the interconnect level,
15.9 wherein the first interconnect, the second interconnect, the third
interconnect, and the fourth interconnect are coupled together though at
least one other interconnect level,
15.9.1 wherein the first current and the second current flows through said
at least one other interconnect level to an output of the CMOS
device upon the CMOS device receiving a low input,
15.9.2 wherein the third current and the fourth current flows from the
output of the CMOS device through said at least one other
interconnect level upon the CMOS device receiving a high input.
In deutscher Übersetzung lautet er mit entsprechend eingefügter Gliederung:
15. Ein Verfahren zum Betrieb einer CMOS-Einrichtung
(CMOS =
complementary metal oxide semiconductor bzw. komplementärer
Metalloxidhalbleiter), die
15.1 eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ- Metalloxidhalbleiter),
15.1.1 von denen jeder eine PMOS-Senke bzw. -Drain hat, und
15.2 eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide
semiconductor bzw. n- Typ-Metalloxidhalbleiter),
15.2.1 von denen jeder eine NMOS-Drain hat,
beinhaltet, das Folgendes aufweist:
15.3 Fließenlassen eines ersten Stroms von einer ersten Vielzahl von PMOS-
Drains, die mit einer ersten Zwischenverbindung auf einer
Zwischenverbindungsebene zwischenverbunden sind;
15.4 Fließenlassen eines zweiten Stroms von einer zweiten Vielzahl von
PMOS-Drains, die mit einer zweiten Zwischenverbindung auf einer
Zwischenverbindungsebene zwischenverbunden sind,
15.5 wobei die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains auf der Zwischenverbindungsebene nicht verbunden bzw.
getrennt ist;
15.6 Fließenlassen eines dritten Stroms an ein erste Vielzahl von NMOS-
Drains, die mit einer dritten Zwischenverbindung auf der
Zwischenverbindungsebene zwischenverbunden sind; und
15.7 Fließenlassen eines vierten Stroms an eine zweite Vielzahl von NMOS-
Drains, die mit einer vierten Zwischenverbindung auf der
Zwischenverbindungsebene zwischenverbunden sind,
15.8 wobei die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains auf der Zwischenverbindungsebene getrennt bzw. nicht
verbunden ist,
15.9 wobei die erste Zwischenverbindung, die zweite Zwischenverbindung,
die dritte Zwischenverbindung und die vierte Zwischenverbindung
miteinander über wenigstens eine andere Zwischenverbindungsebene
verbunden sind,
15.9.1 wobei der erste Strom und der zweite Strom durch die wenigstens
eine andere Zwischenverbindungsebene an einen Ausgang der
CMOS-Einrichtung fließen, und zwar darauf hin, dass die CMOS-
Einrichtung eine niedrige Eingabe empfängt,
15.9.2 wobei der dritte Strom und der vierte Strom von dem Ausgang der
CMOS-Einrichtung durch die wenigstens eine andere
Zwischenverbindungsebene fließen, und zwar darauf hin, dass die
CMOS-Einrichtung eine hohe Eingabe empfängt.
Wegen des Wortlauts der übrigen erteilten Ansprüche wird auf die Streitpatentschrift
in der Fassung B1 verwiesen.
Die Klägerinnen greifen das erteilte Streitpatent in vollem Umfang an sowie alle von
der Beklagten für eine hilfsweise Verteidigung eingereichten geänderten Fassungen, gegenüber denen die Klägerinnen noch weitere Einwände geltend machen.
Die Klage stützt sich auf den Nichtigkeitsgrund der fehlenden Patentfähigkeit
aufgrund fehlender Neuheit und fehlender erfinderischer Tätigkeit.
Der Senat hat den Parteien am 7. Mai 2020 gemäß § 83 PatG einen qualifizierten
Hinweis erteilt und in der mündlichen Verhandlung am 22. Oktober 2020 weitere
rechtliche Hinweise gegeben. Die Beklagte hat auf den Hinweis vom 7. Mai 2020
mit Schriftsatz vom 20. Juli 2020 Hilfsanträge 1 bis 6 in den Varianten 1, 1a bis 1e,
2, 2a bis 2e, 3, 3a bis 3e, 4, 5 und 6 eingereicht, die zusätzlich bis auf die
Hilfsanträge 4 und 5 jeweils in drei Versionen, die mit keinem Strich, mit einem Strich
oder mit zwei Strichen versehen bezeichnet werden, vorhanden sind, so dass
insgesamt 59 hilfsweise beanspruchte Anspruchsfassungen vorliegen. In der
mündlichen Verhandlung hat die Beklagte einen „Hilfsantrag 3 b´´neu“ eingereicht,
der den bisherigen Hilfsantrag 3b´´ ersetzt.
Die drei Versionen – mit keinem Strich, mit einem Strich oder mit zwei Strichen
versehen - unterscheiden sich im Anspruch 1 jeweils in dem fakultativen Merkmal
1.13.1 and preferably wherein an output of the device is connected to the seventh
interconnect;
das in den Ansprüchen ohne Strich vorhanden ist, in den einfach gestrichenen
Ansprüchen wegelassen wurde und in den zweifach gestrichenen Ansprüchen
durch Weglassen des Wortes „preferably“ zu einem obligatorischen Merkmal 1.13.1‘
gemacht wurde.
Die mit
„a“ bezeichneten Anspruchssätze enthalten in ihren selbständigen
Ansprüchen jeweils das Merkmal
1.21 wherein the first, second and third interconnect levels are directly
consecutive metal layers;
und die Zwischenverbindungsebene ist als „erste Zwischenverbindungsebene“
(„first interconnect level“) spezifiziert.
Die mit
„b“ bezeichneten Anspruchssätze enthalten in ihren selbständigen
Ansprüchen vor dem Merkmal x.3 jeweils den Einschub
1.22 (the CMOS device including) at least three metal layers above the drains of
the transistors, comprising a first metal layer, a second metal layer and a third
metal layer; wherein the first metal layer is the lowest metal layer above the
drains, the second metal layer is the next metal layer above the first metal layer
and the third metal layer is the next metal layer above the second metal layer;
und im Folgenden dann die Angaben, in welcher Metalllage sich die einzelnen
Zwischenverbindungen befinden.
Die mit „c“, „d“ und „e“ bezeichneten Anspruchssätze sind die Anspruchssätze ohne
zusätzlichen Buchstaben, „a“ und „b“, in die nach dem Merkmal x.2 das zusätzliche
Merkmal
1.23 and in which the PMOS transistors are turned on when the NMOS transistors
are turned off and the PMOS transistors are turned off when the NMOS
transistors are turned on
in den Anspruch 1 und den das Layoutvervahren betreffenden selbständigen
Anspruch eingefügt wurde.
Beim Hilfsantrag 1 wurden im Anspruch 1 an das Ende des Anspruchs 1 nach
Hauptantrag die Merkmale der Ansprüche 3 und 5 gesetzt. Damit weist Anspruch 1
nach Hilfsantrag 1
folgende zusätzliche Merkmale auf
(Gliederung bei
unverändertem Wortlaut hinzugefügt:
1.11 a fifth
interconnect on a second interconnect
level, the fifth
interconnect coupling the first interconnect and the second interconnect
together; and
1.12 a sixth interconnect on the second interconnect level, the sixth
interconnect coupling the third interconnect and the fourth interconnect
together; and
1.13 a seventh interconnect on a third interconnect level, the seventh
interconnect coupling the fifth interconnect and the sixth interconnect
together; and
1.13.1 preferably wherein an output of the device is connected to the
seventh interconnect.
Die nebengeordneten Verfahrensansprüche 7 und 8 enthalten an die
Verfahrensansprüche angepasste Merkmale des gleichen Inhalts, wobei das
fakultative Merkmal 1.13.1 weggelassen wurde.
Ausgehend vom Anspruch 1 nach Hilfsantrag 1 ist in den Anspruch 1 des
Hilfsantrags 2 zwischen die Merkmale 1.9 und 1.11 das Merkmal
1.10 and wherein the first interconnect, the second interconnect, the third
interconnect, and the fourth interconnect extend in a first direction on the
first interconnect level; the device further comprising:
eingefügt. Dies ist abgesehen vom Wort „and“ am Anfang des Merkmals und dem
Ausdruck „the device
further comprising“ auch bei den nebengeordneten
Verfahrensansprüchen 7 und 8 der Fall. Damit umfasst Hilfsantrag 2 neben den
Merkmalen der Ansprüche 1, 3 und 5 das zusätzliche Merkmal, dass sich die
Zwischenverbindungen der ersten Zwischenverbindungsebene in eine erste
Richtung erstrecken.
Anspruch 1 des Hilfsantrags 3 besteht aus den Merkmalen des Anspruchs 1 nach
Hilfsantrag 1 und den weiteren an das Ende des Anspruchs angefügten Merkmalen:
1.14 a first set of interconnects on the interconnect level connecting
different subsets of the PMOS drains together, the first set of
interconnects including the first interconnect, the second interconnect,
and one or more additional interconnects,
1.14.1 each interconnect
in
the
first set of
interconnects being
disconnected
from other
interconnects
in
the
first set of
interconnects on the interconnect level; and
1.15 a second set of interconnects on the interconnect level connecting
different subsets of the NMOS drains together, the second set of
interconnects including the third interconnect, the fourth interconnect,
and one or more additional interconnects,
1.15.1 each interconnect in the second set of interconnects being
disconnected from other interconnects in the second set of
interconnects on the interconnect level;
1.16 wherein the first and the second sets of interconnects on the first
interconnect level extend in parallel to each other in a first direction and
the seventh interconnect on the third interconnect level in a second
direction perpendicular to the first direction.
Die nebengeordneten Verfahrensansprüche 6 und 7 enthalten inhaltlich gleiche, an
die Verfahren angepasste Merkmale.
Hilfsantrag 3 umfasst damit zusätzlich zu den Merkmalen des Hilfsantrags 2 das
Merkmal des erteilten Anspruchs 7 und das Merkmal, dass sich die
Zwischenverbindungen in der dritten Zwischenverbindungsebene senkrecht zu den
Zwischenverbindungen in der ersten Zwischenverbindungsebene erstrecken. In
dem während der mündlichen Verhandlung am 22. Oktober 2020 überreichten
Hilfsantrag 3 b´´neu wurde zudem im nebengeordneten Anspruch 6 das Merkmal
„and wherein an output of the device is connected to the seventh interconnect;”
eingefügt.
Hilfsantrag 4 schränkt die erteilten Ansprüche auf Sets von Zwischenverbindungen
ein.
Hilfsantrag 5 kombiniert die erteilten Ansprüche 1, 7, 9 und 10.
Hilfsantrag 6 beruht auf dem Hilfsantrag 1 als Kombination der Ansprüche 1, 3 und
5 und nimmt das zusätzliche Merkmal des erteilten Anspruchs 2 auf, dass die
Zwischenverbindungen eine Länge von unter 2 µm aufweisen.
Wegen des Wortlauts der einzelnen Ansprüche nach den jeweiligen Hilfsanträgen
wird auf den Schriftsatz der Beklagten vom 20. Juli 2020 sowie das Protokoll der
mündlichen Verhandlung verwiesen.
Mit ihrer Nichtigkeitsklage machen die Klägerinnen zu 1 und 2 geltend, das
Streitpatent sei nicht patentfähig, da der Gegenstand des Streitpatents gegenüber
dem Stand der Technik nicht neu und nicht erfinderisch sei.
Die Klägerinnen stützen die mangelnde Patentfähigkeit auf folgende Dokumente:
K1
DPMA Registerauszug zum deutschen Teil 60 2014 007 453.7 des
Streitpatents vom 15. Januar 2018;
Streitpatentschrift EP 3 036 768 B1;
PCT-Anmeldung zum Streitpatent WO 2015/027 025 A1;
US Prioritätsanmeldung 13/975 074;
US 2012/0 221 759 A1 (YOKOUCHI);
K2
K3
K4
K5
K6
K7
K8
K9
EP 2 738 806 A2 (LOTFI);
Registerauszug EP 3 036 768 (Streitpatent);
US 5 444 276 A (YOKOTA);
US 2005/0 212 562 A1 (GLIESE);
K10
M. Thiele und J. Lienig: „Vermeidung von Elektromigration durch kurze
Segmentlängen im Layout digitaler Schaltungen“. In: Tagungsband
Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS
2012), Fraunhofer Verlag, ISBN 978-3-8396-0404-5, S. 52-56;
K11
ANLAGENKONVOLUT zur offenkundigen Vorbenutzung des
Halbleiterchips vom Typ Q… RF8081
K12
Merkmalsgliederung des Anspruchs 1 des Streitpatents in deutscher
Sprache
K13a
Replik Qualcomm im Verfahren 2 O 189/17 vor dem Landgericht
Mannheim;
K13b
Merkmalsgliederung des Anspruchs 1 des Streitpatents in englischer
und in deutscher Sprache;
K14
Schematics RF6560 M1D656097, Konstruktionszeichnungen mit
eingefügten Hinweisen;
Wikipedia-Artikel: „Samsung Galaxy S II vom 28. November 2018;
ABI Research Teardown, Samsung Galaxy S II I9100 p. 28, 57;
ABI Research Übersicht über Samsung Galaxy S II I9100;
TechInsights, Teardown Samsung Galaxy S II GT-I9100, p. 1, 101
TechInsights, Website screenshot, Full Product Teardown Report on
the Samsung Galaxy SII GT-I9100 UMTS Touchscreen Phone;
Screenshot Wikipedia-Artikel: “LG Optimus Vu”
Service Manual LG-P895 September 2012 / Issue 1.0
Wayback Machine, Seite: RFMD Terms & Conditions; 5. Oktober
2012;
Proforma Invoice: GMA, 8. Oktober 2012;
Proforma Invoice: Euro Technic A/S, 14. Februar 2013
Commercial Invoice: Chi Mei Communication Systems vom
K15
K16
K17
K18
K19
K20
K21
K22
K23
K24
K25
25. Februar 2013
K26
Screenshot: FedEx International Priority;
K27
Proof of payment: DNU Chiun Mai Communications Systems,
25. Februar 2013;
K28
Commercial Invoice Chi Mei Communication Systems vom
12. April 2013;
K29
Commercial Invoice Chiun Mai Communication Systems, Inc. vom
10. Juli 2013;
K30
Proof of payment DNU Chi Mai Communication Systems;
10. Juli 2013;
K31
Mutual Confidential Disclosure Agreement zwischen der Chi Mei
Communication Systems, Inc. und der RF Micro Devices, Inc. 2012;
K32
K33
K34
K35
K36
K37
K38
K39
K40
K41
K42
K43
K44
Commercial Invoice ATM Electronic Corp. vom 20. Mai 2013;
Proof of payment ATM Electronic Corp., 20. Mai 2013;
Commercial Invoice ATM Electronic Corp. vom 3. Juni 2013;
Proof of Payment ATM Electronic Corp. 3. Juni 2013;
RFMD: MPG Authorized Non-Exclusive Reseller Agreement mit ATM
Electronic Corporation vom November 2010;
Commercial Invoice Flextronics Manufacturing vom 18.Juni 2013;
Proof of payment Flextronics 18. Juni 2013
Mutual Non-Disclosure Agreement zwischen Flextronics und RF Micro
Devices, Juni 2005;
Q… Invoice Flextronics International vom 12. April 2013;
Proof of payment Flextronics 12. April 2013;
Email correspondence 04.03. – 08.04.2013;
Email correspondence 18.04.2013;
Purchase Agreement zwischen I… GmbH
und R…, Inc., November. Dezember 2012;
K45
Beschluss des Landgerichts Mannheim vom 26. Februar 2019, Akz.
Für den Nachweis der offenkundigen Vorbenutzung bieten die Klägerinnen mehrere
Zeugen an und haben mit Schriftsatz vom 20. Juli 2020 zum Nachweis der
offenkundigen Vorbenutzung durch den Chip RF 6560 folgende weitere Dokumente
eingereicht:
K46
K47
K48
K49
K50
K51
Tech Insights: „RF6560 Analysis“, June 26, 2020;
Wikipedia Artikel zu „LG P920 Optimus 3D“ vom 10. April 2020;
PhonesData Artikel zu „Samsung Galaxy S II I777“ vom 26. Juni 2020;
Wikipedia Artikel zu „Samsung Galaxy Nexus“ vom 10. April 2020;
PhoneMore: Spezifikationen zu “Meizu MX“ vom 11. Mai 2020;
Wikipedia Artikel zu „LG Optimus 4X HD“ vom 10. April 2020.
Mit ihrem Schriftsatz vom 7. September 2020 haben die Klägerinnen zur Ergänzung
ihres Vortrags zum Chip RF 8081 zudem noch das folgende Dokument eingereicht:
K52
Tech Insights: „RF8081 Analysis“
Die Klägerinnen machen in ihren Schriftsätzen insbesondere geltend, dass
- die Gegenstände der unabhängigen Patentansprüche 1, 14 und 15 in
mehrfacher Hinsicht nicht neu seien. Sie würden einerseits durch die K5
neuheitsschädlich vorweggenommen. Andererseits offenbarten auch die
Entgegenhaltungen K6, K8 und K9 jeweils für sich genommen alle Merkmale der
unabhängigen Patentansprüche, jedenfalls sofern man die Anspruchsauslegung
der hiesigen Beklagten aus dem Verletzungsverfahren zugrunde lege;
- die Gegenstände der abhängigen Ansprüche 3 und 7 durch das Dokument K5
neuheitsschädlich vorweggenommen würden;
- der Gegenstand des abhängigen Anspruchs 5 zudem durch die
Zusammenschau der Druckschrift K5 mit der Druckschrift K10 nahegelegt sei;
- die Gegenstände der Ansprüche 3 und 5 durch die Zusammenschau der
Druckschrift K8 mit der Druckschrift K10 nahegelegt sei;
- der Gegenstand des Anspruchs 7 nicht neu sei gegenüber der Druckschrift K8;
- die offenkundige Vorbenutzung des Q… Chips RF8081 die Gegenstände und
Verfahren sämtlicher unabhängiger Ansprüche sowie darüber hinaus zumindest
die Gegenstände der abhängigen Ansprüche 3, 5 und 7 neuheitsschädlich
vorwegnehme;
- die technische Lehre des Streitpatents bereits in dem offenkundig vorbenutzten,
gegenüber dem Q… Chip RF8081 älteren Q… Chip RF6560 enthalten
gewesen sei;
- die Gegenstände aller übrigen abhängigen Ansprüche nicht über das übliche
handwerkliche Können des hier maßgeblichen Fachmanns hinaus gingen;
- die Dokumente K46 bis K51 die offenkundige Vorbenutzung des Chips RF 6560
nachwiesen, denn das Reverse Engineering des Chips RF 6560 zeige in Bezug
auf das Streitpatent das Gleiche wie die Konstruktionszeichnungen K14. Der
Chip RF 6560 sei in den in den Dokumenten K47 bis K51 genannten
Smartphones verbaut gewesen, die alle vor dem Prioritätsdatum auf dem Markt
gewesen seien, so dass sie und der darin enthaltene Chip RF 6560 vor dem
Prioritätsdatum der Öffentlichkeit zugänglich gewesen seien;
- das Merkmal, dass die Zwischenverbindungslängen kürzer als 2 µm seien, im
Lichte der Druckschrift K10 nahegelegen habe;
- die Gegenstände der Ansprüche der Hilfsanträge nicht patentfähig seien, denn
die Gegenstände und Verfahren der Hilfsanträge seien entweder ursprünglich
nicht
offenbart,
nicht
ausführbar,
beinhalteten
eine
unzulässige
Verallgemeinerung oder seien mangels Neuheit gegenüber der Druckschrift K9
und dem Chip RF6560 nicht patentfähig, jedenfalls durch die Kombination der
Druckschriften K8 und K10 nahegelegt.
Die Klägerinnen beantragen,
das europäische Patent 3 036 768 mit Wirkung für das Hoheitsgebiet der
Bundesrepublik Deutschland für nichtig zu erklären.
Die Beklagte beantragt,
die Klage abzuweisen,
hilfsweise die Klage mit der Maßgabe abzuweisen, dass das Streitpatent
die Fassung eines der Hilfsanträge 1 bis 6, eingereicht mit Schriftsatz vom
20. Juli 2020, erhält, wobei der Hilfsantrag 3b´´ durch den in der
mündlichen Verhandlung überreichten Hilfsantrag 3b´´ neu ersetzt wird.
Die Beklagte, die das Streitpatent in der erteilten Fassung und zuletzt gemäß
Schriftsatz vom 20. Juli 2020 in geänderter Fassung mit den diversen Varianten der
Hilfsanträge 1 bis 6 sowie mit dem in der mündlichen Verhandlung überreichten
Hilfsantrag „3b´´neu“ verteidigt, tritt der Argumentation der Klägerinnen in allen
wesentlichen Punkten entgegen. Sie vertritt die Auffassung, dass Gegenstand und
Verfahren der erteilten Ansprüche 1 bis 15 hinsichtlich der vorgelegten Dokumente
neu seien und auf einer erfinderischen Tätigkeit beruhten. Jedenfalls seien die
Gegenstände und Verfahren der Hilfsanträge patentfähig.
Weiterhin bestreitet die Beklagte, dass der Chip RF8081 offenkundig vorbenutzt sei.
Nach dem bisherigen Vortrag der Klägerinnen und dem weiteren in den parallelen
Verletzungsverfahren gehaltenen Vortrag müsse man vielmehr davon ausgehen,
dass dieser Chip vor dem Prioritätstag allenfalls in kleinen Mengen vor der
allgemeinen Veröffentlichung an die Klägerin zu 2 und andere
Intel-
Konzerngesellschaften für die Entwicklung ihrer Basisband-Chipsätze geliefert
worden sei, die erst weit nach den Prioritäten auf den Markt gekommen seien.
Auch bestreitet sie, dass der Chip RF 6560 in einer der beiden Versionen
M1D656097 oder M1D656105, für die die Klägerinnen Unterlagen vorgelegt haben,
offenkundig vorbenutzt worden sei, denn es sei auf Grund von Widersprüchen
vollkommen unklar, ob eine der beiden Versionen vor dem Prioritätstag in ein zum
damaligen Zeitpunkt erhältliches Mobiltelefon eingebaut gewesen sei.
Als Beleg für ihre Ausführungen legt sie folgende Dokumente vor:
B1
B2
B3
B4
US 5 903 019 A;
Pressemitteilung der Rechtsvorgängerin RF Micro Devices Inc.
(„RFMD“) des Zulieferers Q… vom 08.10.2013, abrufbar unter
https://www.qorvo.com/newsroom/news/legacy/rfmd-beginshigh-volume-production-of-envelope-tracking-power-amplifiers;
PCT-Recherchebericht zum Streitpatent;
Auszug aus dem Internetarchiv WayBackMachine für die Seite
//gmarep.com am 24. Juni 2012;
B5
Auszug aus dem Internetarchiv WayBackMachine für die Seite
//gmarep.com am 5. April 2003;
B6
Auszug aus dem Internetarchiv WayBackMachine für die Seite
//gmarep.com am 10. August 2002;
B7
H.Czichos und M.Hennecke (Hrsg.): „Hütte Das Ingenieur-
Wissen“, 32. Auflage, Springer, S. J21;
B8
Übersicht über die Hilfsanträge vom 20.7.2020.
Wegen der weiteren Einzelheiten des Vorbringens der Parteien wird auf die
zwischen den Parteien gewechselten Schriftsätze nebst Anlagen und den weiteren
Inhalt der Akte Bezug genommen.
E n t s c h e i d u n g s g r ü n d e
Die Klage, mit der der Nichtigkeitsgrund der fehlenden Patentfähigkeit nach Artikel II
§ 6 Absatz 1 Nr. 1 IntPatÜG, Artikel 138 Absatz 1 lit. a) EPÜ i. V. m. Artikel 54 und
56 EPÜ, geltend gemacht wird, ist zulässig.
Die Klage ist indes nur teilweise begründet. Das Streitpatent ist in der erteilten
Fassung nicht rechtsbeständig, da den Gegenständen des Patents in der erteilten
Fassung der Nichtigkeitsgrund der fehlenden Patentfähigkeit entgegensteht. In der
Fassung des Hilfsantrags 3b´´ neu ist das Streitpatent jedoch patentfähig.
I.
1. Gegenstand des Streitpatents mit der Bezeichnung „Layout Construction for
Addressing Electromigration“ ist ein Layout einer CMOS (Complimentary Metal
Oxide Semiconductor)-Anordnung unter Berücksichtigung der Elektromigration (vgl.
Abs. [0001] der Streitpatentschrift K2).
Elektromigration ist der Materialtransport, der durch die langsame Bewegung von
Ionen
in einem Leiter auf Grund des
Impulsübertrags zwischen den
Leitungselektronen und diffundierenden Metallionen erfolgt. Sie kann zu einer
Unterbrechung von Verbindungen oder dem Versagen eines
integrierten
Schaltkreises (IC) führen und verringert demzufolge die Zuverlässigkeit von ICs.
Der die Elektromigration
in Verbindungsleitungen von CMOS-Strukturen
berücksichtigende Stand der Technik schlägt eine Aluminiumleitung mit relativ
großer Breite oder ein bestimmtes Layout mit Transistoren, welche an einer
durchgängigen Leitung angebracht sind, vor (vgl. Abs. [0002] und [0003] der
Streitpatentschrift).
2. Vor diesem Hintergrund liegt dem Streitpatent als technisches Problem gemäß
der Angabe in der Patentschrift die Aufgabe zugrunde, eine Layoutmethode zu
schaffen, bei der die Elektromigration berücksichtig wird, und CMOS-Bauteile
anzugeben, die nach einem solchen Layout aufgebaut sind (vgl. Abs. [0004] der
Streitpatentschrift).
3. Diese Aufgabe wird nach Angabe des Streitpatents durch die Gegenstände und
Verfahren der erteilten selbständigen Ansprüche und die Gegenstände und
Verfahren der selbständigen Ansprüche nach den Hilfsanträgen gelöst.
Das Streitpatent geht von einer üblichen, in der hier wiedergegebenen Fig. 1 des
Streitpatents gezeigten CMOS-Schaltung aus, einem Inverter, der die einfachste
denkbare CMOS-Logikschaltung darstellt. Bei
ihr sind ein NMOS (102) und ein
PMOS (104) -Transistor zwischen zwei Potentiale VDD und VSS geschaltet. Dabei
sind ihre Drains miteinander und direkt mit dem Ausgang (Vout) verbunden.
Abhängig vom Potential (Vin) der miteinander verbundenen Gates wird jeweils einer
der beiden Transistoren leitend, während der andere sperrt und im Ergebnis wird
das Potential des Ausgangs entweder auf VDD oder auf VSS gesetzt. Dabei fließt, je
nach an den Ausgang angeschlossener Schaltung oder angeschlossenem
Verbraucher, ein jeweils unterschiedlich großer Strom. Ist dieser Strom groß, so
sind oftmals ein einzelner NMOS und ein einzelner PMOS-Transistor nicht in der
Lage, diesen Strom zu tragen. Aus diesem Grund werden dann mehrere NMOS und
mehrere PMOS-Transistoren parallel geschaltet. Für diesen Fall sind die Drains
aller Transistoren, sowohl NMOS als auch PMOS-Transistoren, miteinander
verbunden. Eine Verbindung wäre dabei durch eine Leitung
in einer
Metallisierungsebene möglich.
Fig. 1 des Streitpatents zeigt jedoch
mit einem Inverter nur ein Beispiel für
eine CMOS-Logik-Schaltung. Weitere
grundlegende
CMOS-
Logikschaltungen zeigt beispielsweise
das von der Beklagten eingereichte
Lehrbuch B7, wo neben dem Inverter
noch weitere logische Verknüpfungen
gezeigt werden
(siehe Bild 3-8).
Entscheidend
für
eine CMOS-
Logikschaltung ist, dass es zwei Pfade
gibt, die zu einem Ausgang führen,
einen von einem hohen Potential (VDD)
und einen von einem niedrigen Potential (VSS) zu diesem Ausgang. Dabei werden
sowohl PMOS-Transistoren auf der Seite des hohen Potentials als auch NMOS-
Transistoren auf der Seite des niedrigen Potentials verwendet.
Der Fachmann, der hier in Übereinstimmung mit den Angaben der Klägerinnen als
berufserfahrener
Ingenieur
der
Fachrichtung
Elektrotechnik
mit
Hochschulstudienabschluss
zu definieren
ist und auf dem Gebiet der
Halbleiterbauelemente langjährige Erfahrung besitzt, über Kenntnisse in der
Konstruktion von integrierten Schaltungen verfügt und beispielsweise durch seine
Tätigkeit in einer Entwicklungsabteilung eines einschlägigen Unternehmens oder
einer Hochschule über mehrjährige praktische Erfahrung in der Konzeption und im
Einsatz von Halbleiterchips, die nach Varianten der Metall-Oxid-Halbleiter-Technik
(MOS-Technik) hergestellt werden, verfügt, wird jedoch den Begriff „CMOS-
Vorrichtung“ noch breiter verstehen. Er wird darunter auch einen Halbleiterchip
verstehen, der in CMOS-Technologie hergestellt wurde und demnach sowohl
PMOS als auch NMOS-Transistoren enthält, die auch als Widerstände und
Kondensatoren wirken und somit diese ersetzen, ohne dass dabei zwingend eine
CMOS-Logik als Schaltung besteht.
Anspruch 1 des Streitpatents und damit des Hauptantrags beansprucht nun, dass
nicht alle Drains der Transistoren mit einer einzigen Leitung verbunden sein sollen.
Vielmehr sind gemäß diesem Anspruch die PMOS-Transistoren und die NMOS-
Transistoren jeweils in mindestens zwei Gruppen aufgeteilt, wobei die Drains der
Transistoren einer Gruppe in einer Verbindungsebene miteinander verbunden sind,
wobei die Gruppen untereinander in dieser Verbindungsebene dagegen nicht
miteinander verbunden sind. Dabei schließt der Anspruch 1 aber nicht aus, dass die
Drains einer Gruppe von PMOS-Transistoren in dieser Verbindungsebene mit den
Drains einer Gruppe von NMOS-Transistoren verbunden sind.
Die Verbindungen werden im Anspruch nummeriert. Die der PMOS-Transistoren
werden als erste und zweite, die der NMOS-Transistoren als dritte und vierte
Zwischenverbindungen bezeichnet. Die Zwischenverbindungen sind dann in
zumindest einer anderen Zwischenverbindungsebene („at
least one other
interconnect level“) miteinander verbunden, so dass insgesamt wieder die Drains
aller Transistoren elektrisch verbunden sind. Das Streitpatent zeigt dies in den Fig.
2 und 3 anhand eines Beispiels eines Inverters, wobei in der hier wiedergegebenen
Fig. 3 die Verbindungen deutlicher zu erkennen sind.
II.
Die Leitungen (222) und (232) führen dabei die beiden Potentiale VDD und VSS und
sind im Chip mit den Sources der PMOS- bzw. der NMOS-Transistoren verbunden.
Die Drains sind in vier Gruppen unterteilt, wobei die erste Gruppe der PMOS-
Transistoren durch eine erste Zwischenverbindung (224), die zweite Gruppe der
PMOS-Transistoren durch eine zweite Zwischenverbindung (226), die dritte Gruppe
der NMOS-Transistoren durch die dritte Zwischenverbindung (234) und die vierte
Gruppe der NMOS-Transistoren durch die vierte Zwischenverbindung (236)
verbunden sind. Die vier Zwischenverbindungen sind in dieser ersten
Zwischenverbindungsebene (von links oben nach rechts unten schraffiert), die im
Text auch als erste Metallschicht („first metal layer“, vgl. Abs. [0019] des
Streitpatents) bezeichnet wird, und in der auch die Leitungen zu den Sources liegen,
nicht miteinander verbunden, so dass insbesondere die erste Zwischenverbindung
(224) nicht mit der zweiten (226) und die dritte Zwischenverbindung (234) nicht mit
der vierten (236) in der ersten Zwischenverbindungsebene verbunden ist.
Die weitere Verbindung erfolgt in einer weiteren Zwischenverbindungsebene (von
links unten nach rechts oben schraffiert) durch zumindest zwei als fünfte (240) und
sechste (250) Zwischenverbindung bezeichnete Zwischenverbindungen, die die
erste (224) und zweite (226) bzw. dritte (234) und vierte (236) Zwischenverbindung
miteinander verbinden. Auch diese beiden Zwischenverbindungen werden in einer
dritten Zwischenverbindungsebene (punktiert schraffiert) durch eine als siebte
Zwischenverbindung bezeichnete weitere Zwischenverbindung (260) miteinander
verbunden, so dass auf diese Weise die Drains aller Transistoren elektrisch
miteinander verbunden sind (vgl. Abs. [0019] bis [0021] der Streitpatentschrift).
Sinn der Aufteilung der Verbindungen auf drei Ebenen ist es, die Längen der
Zwischenverbindungen möglichst kurz zu halten, was in der Fig. 3 dadurch
angedeutet wird, dass deren Länge mit „< X µm“ angegeben wird. Für X wird dabei
im Text beispielhaft der Wert 2 genannt (vgl. Abs. [0021]). Dieses Prinzip der
Verwendung von möglichst kurzen Leitungen zur Vermeidung von Elektromigration,
das, wie Druckschrift K10 zeigt, dem Fachmann zum Prioritätszeitpunkt bereits gut
bekannt war, ist nicht der Kern der Erfindung des Streitpatents. Dieser liegt vielmehr
in der Art und Weise, wie dieses Prinzip in einer CMOS-Vorrichtung mit aus
mehreren Einzeltransistoren bestehenden Leistungstransistoren umgesetzt wird.
Im Weiteren offenbart das Streitpatent in den folgenden Figuren 4 bis 7 und 9 bis
13 rein schematisch weitere Möglichkeiten, wie die Drains von NMOS und PMOS-
Transistoren miteinander durch möglichst kurze Zwischenverbindungen verbunden
werden können. Dabei berücksichtigen die Fig. 9 bis 13 eine dem Fachmann
wohlbekannte weitere Maßnahme, die zur Verringerung von Elektromigration
eingesetzt werden kann, nämlich eine wiederkehrende Umkehr der Stromrichtung
im Betrieb. Dies wird durch zusätzliche Verbindungen (720, 730 in Fig. 9) zwischen
der ersten und der dritten sowie der zweiten und der vierten Zwischenverbindung
erreicht, die beispielsweise bei der Ausführungsform der Fig. 9 ebenfalls in der
ersten Zwischenverbindungsebene
liegen. So sind dort zwar die erste
Zwischenverbindung von der zweiten und die dritte Zwischenverbindung von der
vierten, nicht jedoch die erste Zwischenverbindung von der dritten und die zweite
Zwischenverbindung von der vierten in der ersten Zwischenverbindungsebene
getrennt (vgl. Abs. [0034] und [0035] der Streitpatentschrift).
4. Der Gegenstand des erteilten Anspruchs 1 ist genau wie die Verfahren der
erteilten Ansprüche 14 und 15 nicht neu, so dass sie nicht patentfähig sind (Art. 54,
Art. 52 Abs. 1 EPÜ).
Die Ansprüche 1 der Hilfsanträge 1a, 1c, 1d, 1e, 2a, 2c, 2d, 2e und 3a sind
unzulässig, da ihre Gegenstände über den Inhalt der Anmeldung in der Fassung
hinausgehen, die am Anmeldetag eingereicht wurde (Art. 138 Abs. 1 lit. c) EPÜ, Art.
II § 6 Abs. 1 Nr. 3 IntPatÜG.) Dies gilt für alle drei Versionen, kein Strich, ein Strich,
zwei Striche, dieser Hilfsanträge. Die Gegenstände der Ansprüche 1 der
Hilfsanträge 1, 1b, 2, 2b und 3 sind in allen drei Versionen, die des Hilfsantrags 3b
in der Version ohne und mit einem Strich nicht patentfähig (Art. 52 Abs. 1 EPÜ), da
sie entweder gegenüber den im Verfahren befindlichen Stand der Technik nicht neu
sind (Art. 54 EPÜ) oder auf keiner erfinderischen Tätigkeit beruhen (Art. 56 EPÜ).
Die Ansprüche des Hilfsantrags 3b‘‘neu sind hingegen zulässig.
Ihre gewerblich anwendbaren (Art .57 EPÜ) Gegenstände und Verfahren gelten als
neu (Art. 54 EPÜ) und beruhen auf einer erfinderischen Tätigkeit des Fachmanns
(Art. 56 EPÜ), so dass sie patentfähig sind (Art. 52, Abs. 1 EPÜ).
Auf Grund der von der Beklagten vorgegebenen Reihenfolge der Hilfsanträge
erübrigt sich eine Beurteilung der Anspruchssätze der weiteren Hilfsanträge.
4.1. Der Gegenstand des erteilten Anspruchs 1 ist gegenüber den Lehren der
Druckschriften K5, K6, K8 und K9 nicht neu (Art. 54 EPÜ). Der Chip RF 6560 ist
offenkundig vorbenutzt worden und nimmt den Gegenstand des Anspruchs 1 des
Streitpatents ebenfalls neuheitsschädlich vorweg.
4.1.1. Druckschrift K5 (US 2012/0 221 759 A1)
Die Druckschrift K5 offenbart eine CMOS-Einrichtung, die, wie für solche
Einrichtungen üblich, PMOS- und NMOS-Transistoren enthält. Sie ist zudem für
hohe Leistungen ausgelegt. In diesem Fall bestehen die Transistoren aus mehreren
Zellen, die jeweils einen einzelnen Transistor darstellen. Die Sources und Drains
der einzelnen Zellen werden dabei miteinander verbunden, um so den
Leistungstransistor zu bilden (vgl. Abs. [0007]: „Power semiconductor devices often
use a complementary MOS (CMOS) inverter circuit where the drain of an N-channel
metal oxide semiconductor (MOS) transistor and the drain of a P-channel MOS
transistor are connected to each other, a push-pull amplifier circuit where a source
and a drain of two MOS transistors are mutually connected to each other, a
differential amplifier circuit where the sources or drains of two MOS transistors are
mutually connected to each other, etc.“ und Abs. [0004]: „A power transistor
constituting a power semiconductor device generally has a configuration of
transistors called cells connected in parallel. In this configuration, the sources alone,
and the drains alone, of the cells are individually connected to one another via
interlayer interconnects called buses.“). Die Figuren zeigen, wie die CMOS-
Einrichtung aufgebaut ist, ohne dabei jedoch die einzelnen unterschiedlich dotierten
Zonen im Halbleiter zu zeigen. Im Folgenden werden die farbig bearbeiteten Figuren
der Klägerinnen gezeigt.
Die hier gezeigte, aus
dem Klageschriftsatz
entnommene
Fig. 1
zeigt einen Gesamtaufbau der CMOS-
Einrichtung mit
vier
Anschlusspads (contact
pad 131 bis 134), die
jeweils auf eine leitende
Zwischenverbindung
(bus 111 bis 114)
führen. Zwei dieser Zwischenverbindungen (111 und 112) sind durch eine weitere
Verbindung (interconnect 121) miteinander verbunden, so dass sie zu einer
gemeinsamen Zwischenverbindung werden (siehe hierzu auch Fig. 2). Druckschrift
K5 lässt jeweils offen, ob es sich bei den Anschlusspads um solche für die Sources
oder für die Drains handelt, da dies abhängig von der jeweiligen Schaltung ist, doch
enthält dies für den Fall eines Inverters auch die Möglichkeit, dass die Anschlüsse
131 und 132 für Drains sind und die Anschlüsse 133 und 134 für Sources. Fig. 1
zeigt noch zwei gestrichelt umrandete Gebiete 101 und 102, die als erster und als
zweiter Transistor bezeichnet werden. Diese Gebiete finden sich in Fig. 3 wieder.
Die hier wiedergegebene, ebenfalls dem Klageschriftsatz entnommene Fig. 2 zeigt
einen Schnitt entlang der Linie II-II in Fig. 1. Dort sind dotierte Gebiete 317A, 317B,
318A und 318B ersichtlich, die Sources bzw. Drains der einzelnen Zellen darstellen.
Sie sind mittels Vias (contacts 351) mit metallischen Leitungen (lower source/drain
lines 321 und 322) verbunden. Dazwischen befinden sich weitere Leitungen (gate
electrodes 332A, 332B), die die Gateelektroden bilden und durch einen Isolator
(insulating films 331A, 331B) vom Halbleitermaterial getrennt sind (vgl. Abs. [0025]
und [0026]: „In the first region 311A, formed are a first buried region 313A, a first
well region 315A, first source/drain regions 317A, second source/drain regions
318A, first gate insulating films 331A, and first gate electrodes 332A. In the second
region 311B, formed are a second buried region 313B, a second well region 315B,
third source/drain regions 317B, fourth source/drain regions 318B, second gate
insulating films 331B, and second gate electrodes 332B. The first and second gate
electrodes 332A and 332B are polysilicon gates, for example. The first and second
source/drain regions 317A and 318A are impurity-diffused layers having a
conductivity type opposite to that of the first well region 315A, and the third and
fourth source/drain regions 317B and 318B are impurity-diffused layers having a
conductivity type opposite to that of the second well region315B. One first gate
electrode 332A, one first source/drain region 317A, and one second source/drain
region 318A constitute one first cell, and one second gate electrode 332B, one third
source/drain region 317B, and one fourth source/drain region318B constitute one
second cell. A first interlayer insulating film 341 is formed on the substrate 311 to
cover the first gate electrodes 332A and the second gate electrodes 332B. On the
first interlayer insulating film 341, formed are first lower source/drain lines 321,
second lower source/drain lines 322, third lower source/drain lines 323, and fourth
lower source/drain lines 324. The first, second, third, and fourth lower source/drain
lines 321-324 are made of a metal layer. The first and second lower source/drain
lines 321 and 322 are respectively connected to the first and second source/drain
regions 317A and 318A via contacts 351.The third and fourth lower source/drain
lines 323 and 324 are respectively connected to the third and fourth source/drain
regions 317B and 318B via contacts 351.“). Der Verlauf der Leitungen ist aus der
hier ebenfalls wiedergegebenen Fig. 3 ersichtlich. Sie verlaufen in der gezeigten
Anordnung von oben nach unten und sind zwischen den jeweils drei Feldern
unterbrochen.
In der Lage
oberhalb
dieser
unteren
Leitungen
befinden
sich weitere
Leitungen,
die
als
obere Source/Drain-Leitungen (upper source/drain lines 325 bis 328) bezeichnet
werden und senkrecht zu den unteren Source/Drain-Leitungen (321 bis 324)
verlaufen, wie aus Fig. 3 ersichtlich. Sie sind mittels Vias mit jeder zweiten der
unteren Source/Drain Leitungen (321 bis 324) verbunden. Während demnach die
unteren Source/Drain Leitungen (321 bis 324) entlang jeweils einer Source oder
eines Drains verlaufen, verbinden diese oberen Source/Drain-Leitungen (325 bis
328) die Sources bzw. Drains verschiedener Zellen und damit verschiedener MOS-
Transistoren miteinander. Sie sind demnach die (ersten) Zwischenverbindungen,
die eine Vielzahl von MOS-Transistoren verbinden.
Die oberen Source/Drain-Leitungen sind über weitere Vias mit den in Fig. 1
gezeigten rechteckigen Zwischenverbindungen (111 bis 114) verbunden, die über
die Kontaktpads (131 bis 134) von außen kontaktiert werden.
Damit offenbart Druckschrift K5 in Übereinstimmung mit dem Wortlaut der
deutschen Übersetzung des Anspruchs 1 nach Hauptantrag
1.
eine CMOS-Einrichtung
(CMOS =
complementary metal oxide
semiconductor bzw. komplementärer Metalloxidhalbleiter),
1.1
die eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ-Metalloxidhalbleiter) (bspw. die linke Hälfe 101 in Fig. 1
und 3),
1.1.1 von denen jeder eine PMOS-Senke bzw. -Drain hat (317A), und
1.2
eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide semiconductor bzw. n-Typ-Metalloxidhalbleiter) (in der Folge die rechte Hälfte 102 in Fig.
1 und 3),
1.2.1 von denen jeder eine NMOS-Drain (317B) hat,
beinhaltet, die Folgendes aufweist:
1.3
eine erste Zwischenverbindung (325) auf einer Zwischenverbindungsebene,
die eine erste Vielzahl von PMOS-Drains (317A) miteinander verbindet (im linken
oberen Abschnitt der sechs Abschnitte in Fig. 3);
1.4
eine zweite Zwischenverbindung (ohne Bezugszeichen entsprechend 325)
auf einer Zwischenverbindungsebene, die eine zweite Vielzahl von PMOS-Drains
miteinander verbindet (im linken mittleren Abschnitt in Fig. 3),
1.4.1 wobei sich die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains unterscheidet (hiervon wird der Fachmann ausgehen, da keine
Verbindungen zwischen den sechs Abschnitten bestehen),
1.5
wobei die erste Zwischenverbindung und die zweite Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind (siehe Fig. 3,
wo sie parallel zueinander verlaufen);
1.6
eine dritte Zwischenverbindung (327) auf der Zwischenverbindungsebene,
die eine erste Vielzahl der NMOS-Drains (317B) miteinander verbindet (im rechten
oberen Abschnitt in Fig. 3); und
1.7
eine vierte Zwischenverbindung (ohne Bezugszeichen entsprechend 327)
auf der Zwischenverbindungsebene, die eine zweite Vielzahl von NMOS-Drains
miteinander verbindet (im rechten mittleren Abschnitt in Fig. 3),
1.7.1 wobei sich die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains unterscheidet (hiervon wird der Fachmann ausgehen, da keine
Verbindungen zwischen den sechs Abschnitten bestehen),
1.8
wobei die dritte Zwischenverbindung und die vierte Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind (siehe Fig. 2
und 3),
1.9
wobei die erste Zwischenverbindung, die zweite Zwischenverbindung, die
dritte Zwischenverbindung und die vierte Zwischenverbindung miteinander durch
wenigstens eine weitere Zwischenverbindungsebene (die Ebene der Verbindungen
111 bis 114) gekoppelt sind (siehe die Kopplung der Verbindungen 111 und 112
durch die Zwischenverbindung 121).
Da der Gegenstand des erteilten Anspruchs 1 keine weiteren Merkmale aufweist,
ist er demnach nicht neu und damit nicht patentfähig.
Der Beklagten ist zwar Recht zu geben, dass die Druckschrift K5 eine weitere
Metallisierung (321, 322, 323, 324) entlang der Sources und der Drains unterhalb
der Zwischenverbindungsebene, in der sich die vier Zwischenverbindungen (325,
327) befinden, aufweist, doch schließt der erteilte Anspruch 1 dies nicht aus. Was
die Elektromigration angeht, so erwähnt der erteilte Anspruch 1 diese nicht, so dass
es auch keine Rolle spielt, dass Druckschrift K5 das Problem der Elektromigration,
wie die Beklagte angibt, auf eine andere Weise löst als die Beispiele des
Streitpatents.
4.1.2. Druckschrift K6 (EP 2 738 806 A2)
Druckschrift K6 ist die Offenlegungsschrift einer europäischen Patentanmeldung mit
Zeitrang vom 30. November 2012 und der Benennung DE, die am 4. Juni 2014, also
im Prioritätsintervall veröffentlicht wurde, weshalb sie nur für Fragen der Neuheit
relevant ist. Das eingereichte Dokument K7 ist, anders als von den Klägerinnen
angegeben, nicht der zugehörige Registerauszug, sondern der des Streitpatents.
Da aber die Zahlung der Benennungsgebühren für eine entgegengehaltene
europäische Patentanmeldung nach Art. 54 Abs. 3 EPÜ für die Beurteilung der
Neuheit eines beanspruchten Gegenstandes eines europäischen Patents seit dem
13. Dezember 2007 keine Rolle mehr spielt, bedarf es ohnehin keines
Registerauszugs.
Druckschrift K6 offenbart eine CMOS-Einrichtung, so beispielsweise einen
Spannungsregler (vgl. Abs. [0015] und [0016]), die als Endstufe zwei als LDMOS-
Transistoren ausgebildete Leistungstransistoren, einen P-LDMOS und einen
N-LDMOS Transistor, aufweist (siehe Fig. 1), die jeweils aus einer Vielzahl von
Zellen, die jeweils einen MOS-Transistor darstellen, bestehen (vgl. Abs. [0003]: „A
lateral power switch/transistor can be fabricated on a silicon wafer in a customized,
high speed, laterally diffused metal oxide semiconductor ("LDMOS") process. The
lateral power switch is formed of a large number of cells with routing in and out of
device terminals allowed on the top side of a wafer.“). Für das Streitpatent von
Interesse ist die in den Fig. 16 bis 19 gezeigte Ausführungsform, die einen N-
LDMOS- Transistor und einen P-LDMOS-Transistor enthält (vgl. Abs.
[0068]:
„Turning now to FIGURE 16, illustrated is a simplified three-dimensional view of an
embodiment of a partially constructed semiconductor device including N-LDMOS
and P-LDMOS devices illustrating a geometry of the source metallic strips and the
drain metallic strips in the second metallic layer M2 thereof.”) und in Zusammenhang
mit den Fig. 11 bis 15 verständlich wird.
Fig. 11 zeigt einen N-LDMOS-Transistor, der aus einer Vielzahl von Zellen besteht,
die jeweils einen Source-
(s) und einen Drainbereich
(d) aufweisen. Zwischen
diesen beiden Bereichen
befindet sich ein Gate
(1150). Auf den Source-
(s)
und
Drainbereichen
den
(d)
befinden
sich
jeweils
Metallisierungen (1111, 1112, 1121, 1122), mit denen die Source- und Drain-
Bereiche kontaktiert werden. Die Bereiche sind, wie Fig. 11 zeigt, auch entlang der
Metallisierungen getrennt, so dass in Fig. 11 zwei Reihen von Zellen gezeigt
werden. Über die Metallisierungen (1111, 1112, 1121, 1122) wird jeweils eine
weitere Metallisierung (1160, 1161) gelegt, die jeweils die Sources bzw. Drains von
zwei der Zellen über die darunterliegenden Metallisierungen (1111, 1112, 1121,
1122) elektrisch verbindet (siehe Fig. 12). Diese weiteren Metallisierungen (1160,
1161) überbrücken auch die Gatezuleitung (1130), die sich in der Ebene (M1) der
Metallisierungen auf den Sources und Drains (1111, 1112, 1121, 1122) befindet.
Dies ist mit den Vias (1175, 1176) nochmals aus Fig. 13 ersichtlich.
Fig. 16 zeigt nun die gleiche Anordnung für zwei Leistungstransistoren, ohne dass
die Bereiche im Halbleiter gezeigt werden. Auf diesen Leitungen befinden sich
weitere Metallflächen (1170, 1171), die als Source- bzw. Drainkontakt dienen und
mit den jeweiligen Streifen elektrisch verbunden sind (vgl. Abs. [0066] i.V.m. Fig. 14
und 15). Fig. 17 zeigt eine ähnliche Situation für zwei Transistoren. Dort gibt es
einen gemeinsamen Drainkontakt (1171) und jeweils einen Sourcekontakt (1170,
1172) für jeden der beiden Transistoren (vgl. Abs. [0069]: „The N-LDMOS/P-
LDMOS device drain contact 1171 is positioned between the N-LDMOS device
source contact 1170 and a P-LDMOS device source contact 1172 in the third
metallic layer M3.“).
Damit offenbart Druckschrift K6 in Übereinstimmung mit dem Wortlaut des
Anspruchs 1 nach Hauptantrag
1. eine
CMOS-
Einrichtung
(CMOS =
complementary metal
oxide
semiconductor
bzw.
komplementärer
Metalloxidhalbleiter),
1.1
die
eine
Vielzahl
von PMOS-
Transistoren (PMOS = ptype
metal
oxide
semiconductor bzw. p-Typ-Metalloxidhalbleiter) (siehe Fig. 16 i.V.m. Abs. [0068]:
„For purposes of consistency with the previous FIGUREs, the source metallic strip
1160 and the drain metallic strip 1161 in the second metallic layer M2 of the N-
LDMOS device and the source metallic strip 1184 and the drain metallic strip 1185
in the second metallic layer M2 of the P-LDMOS device are designated in FIGURE
16.”),
1.1.1 von denen jeder eine PMOS-Senke bzw. -Drain (d) hat (siehe Fig. 14), und
1.2
eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide semiconductor bzw. n-Typ-Metalloxidhalbleiter) (siehe Fig. 16 i.V.m. dem bereits zitierten
Teil des Abs. [0068]),
1.2.1 von denen jeder eine NMOS-Drain (d) hat (siehe Fig. 14),
beinhaltet, die Folgendes aufweist:
1.3
eine erste Zwischenverbindung (1185) auf einer Zwischenverbindungsebene
(M2), die eine erste Vielzahl von PMOS-Drains miteinander verbindet (Die erste
Vielzahl besteht, wie alle Vielzahlen, aus zwei Transistoren. Siehe hierzu das Ende
der Source- s und Drainbereiche d vor der Gateleitung 1130 in Fig.12);
1.4
eine zweite Zwischenverbindung (übernächste Parallele zu 1185) auf einer
Zwischenverbindungsebene (M2), die eine zweite Vielzahl von PMOS-Drains
miteinander verbindet,
1.4.1 wobei sich die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains unterscheidet,
1.5
wobei die erste Zwischenverbindung
(1185) und die
zweite
Zwischenverbindung
(übernächste
Parallele
zu
1185)
auf
der
Zwischenverbindungsebene (M2) getrennt bzw. nicht verbunden sind;
1.6
eine dritte Zwischenverbindung (1161) auf der Zwischenverbindungsebene
(M2), die eine erste Vielzahl der NMOS-Drains miteinander verbindet; und
1.7
eine vierte Zwischenverbindung (übernächste Parallele zu 1161) auf der
Zwischenverbindungsebene (M2), die eine zweite Vielzahl von NMOS-Drains
miteinander verbindet,
1.7.1 wobei sich die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains unterscheidet,
1.8
wobei
die
dritte Zwischenverbindung
(1161)
und
die
vierte
Zwischenverbindung
(übernächste
Parallele
zu
1161)
auf
der
Zwischenverbindungsebene (M2) getrennt bzw. nicht verbunden sind,
1.9
wobei die erste Zwischenverbindung (1185), die zweite Zwischenverbindung
(übernächste Parallele zu 1185), die dritte Zwischenverbindung (1161) und die
vierte Zwischenverbindung (übernächste Parallele zu 1161) miteinander durch
wenigstens eine weitere Zwischenverbindungsebene (M3) gekoppelt sind (vgl. Abs.
[0069]: „The N-LDMOS/P-LDMOS device drain contact 1171 is positioned between
the N-LDMOS device source contact 1170 and a P-LDMOS device source contact
1172 in the third metallic layer M3.“).
Da der Gegenstand des Anspruchs 1 nach Hauptantrag keine weiteren Merkmale
aufweist, ist er gegenüber dem in Druckschrift K6 offenbarten Gegenstand nicht neu
und damit nicht patentfähig.
Entgegen der Ansicht der Beklagten verbindet eine Zwischenverbindung zwei
Dinge, also zwei Bereiche oder zwei Leitungen auch dann miteinander, wenn sich
zwischen ihr und den zu verbindenden Dingen noch weitere Bestandteile befinden,
die zur Verbindung beitragen. Entscheidend ist nur, dass die Zwischenverbindung
einen Beitrag zur Verbindung leistet, denn es wird nicht beansprucht, dass die
Zwischenverbindung von einem der zu verbindenden Dinge bis zum anderen reicht.
Dies ist in Druckschrift K6 der Fall, denn die Zwischenverbindungen (1185, 1161)
stellen eine Verbindung zwischen den Drains der Transistoren her, die nicht
vorhanden wäre, wenn die Zwischenverbindungen (1185, 1161) nicht vorhanden
wären. Dabei spielt es keine Rolle, dass die Drainstreifen (drain metallic strips 1121,
1122) und auch Vias noch zwischen den Drains angeordnet sind. Das Streitpatent
geht hierbei von derselben Definition aus, denn auch bei ihm sind Vias
unvermeidlich, so dass auch hier die Zwischenverbindungen teilweise nicht an die
zu verbindenden Bestandteile,
insbesondere andere Zwischenverbindungen
heranreichen.
Auch der Ansicht der Beklagten, dass Druckschrift K6 nicht offenbare, dass die
Source- und Drain-Gebiete nicht unter der Gateleitung (1130) hindurchreichten, so
dass nicht ausgeschlossen werden könne, dass es sich auf beiden Seiten der
Gateleitung (1130) um denselben MOS-Transistor handle, kann nicht gefolgt
werden. So zeigen die Figuren 12 und 14 eindeutig eine Linie am Ende der mit „s“
und „d“ bezeichneten Bereiche, was nichts anderes bedeuten kann, als dass an
dieser Stelle die Source- und Drain-Bereiche enden, so dass sie nicht über die
Gateleitung (1130) hinweg mit den Source- und Drain-Bereichen auf der anderen
Seite verbunden sind. Folglich handelt es sich auf beiden Seiten der Gateleitung
(1130) um jeweils einen eigenen Transistor.
4.1.3. Druckschrift K8 (US 5 444 276 A)
Druckschrift K8 offenbart ein Gatearray, in dem Makrozellen ausgebildet werden, in
denen Gates miteinander verschaltet werden, um so eine bestimmte Funktionalität
zu erhalten. Wie eine solche Funktionalität aussehen kann, wird beispielsweise in
Fig. 3 am Beispiel eines mehrere Transistoren umfassenden Inverters gezeigt.
Dieser Inverter besteht aus PMOS- und NMOS-Transistoren, deren Drains
miteinander verbunden sind. Diese Transistoren befinden sich zwischen einem
Potential VDD und dem Erdpotential GND. Die hier wiedergegebene, von der
Klägerin mit farbigen Kommentaren versehene Fig. 2 zeigt, wie eine solche
Makrozelle
in der Realität aussieht.
Im Halbleitermaterial gibt es zwei
unterschiedliche durchgehende Diffusionszonen (diffusion area 31a, 31b), über die
Gateelektroden (gate electrodes 30a, 30b) hinweggeführt werden, so dass die
Diffusionszonen zwischen den Gateelektroden als Sources und Drains von
Transistoren dienen, die über die Gates angesteuert werden können. Die
Makrozelle besteht somit aus einer Reihe von PMOS-Transistoren, die durch das
Diffusionsgebiet 31a und eine Reihe von NMOS-Transistoren, die durch das
Diffusionsgebiet 31b gebildet werden.
In Fig. 2 sind die Leitungen zweier Metallisierungsebenen gezeigt. Die untere
enthält die Leitungen 25a, 25b, 32a, 32b und 32c, die obere die Leitungen 26a, 26b,
23 und 24. Die Leitungen 26a und 26b führen die beiden Potentiale VDD und GND
zu, die über Vias an die darunter quer liegenden Leitungen 25a bzw. 25b
weitergegeben werden, die wiederum mit den Sourcebereichen der Transistoren
verbunden sind. Die Leitung 32a ist mit den Gates aller Transistoren verbunden und
erhält ihr Signal von der darüber liegenden Leitung 23. Die Leitung 32b verbindet
die Drains aller PMOS-Transistoren in der Makrozelle, die Leitung 32c die Drains
aller NMOS-Transistoren der Makrozelle. Diese Leitungen sind wiederum über Vias
28 mit der darüber liegenden Leitung 24 verbunden, die somit auch die Leitungen
32b und 32c miteinander verbindet (vgl. Sp. 7, Z. 66 bis Sp. 8, Z. 25).
In Zusammenhang mit der her wiedergegebenen Fig. 9 beschreibt Druckschrift K8,
dass nicht nur eine solche Makrozelle existiert, sondern eine Vielzahl, die wiederum
miteinander verbunden sind (vgl. Sp. 10, Z. 63 bis Sp. 11, Z. 13: „Description is now
made on arrangement of a predriver circuit and main driver circuits for distributing
clocks to a plurality of macro cell columns, with reference to FIG. 9. Referring to
FIG. 9, numeral 70 denotes a macro cell having a function of a predriver circuit which
is arranged on a substantially central position in relation to the overall length of a
feeder line 20, and numeral 22 denotes main driver circuits which are arranged on
positions separated from both ends of the feeder line 20 by distances about quarter
the overall length of the feeder line 20 and supplied with clocks from the macro cell
70 for driving a number of cells. Thus, a plurality of main driver circuits 22 are
arranged on proper positions located under the same feeder line 20 using a plurality
of macro cell columns, whereby it is possible to suppress skews caused by
resistance and capacitance of output signal lines 24, so that this structure can be
applied to a medium scale clock driver circuit having a fan-out of 300 to 2000.“)
Fig. 9 zeigt die Verbindung zweier als Treiber dienenden Makrozellen (22), die mit
einer Vorstufe (70) verbunden sind. Wie diese Vorstufe (70) aussehen kann, wird in
Fig. 10 gezeigt. Als Treiberstufen (22) sind beispielsweise die in Fig. 2 gezeigten
Inverter denkbar (vgl. Sp. 7, Z. 60 bis 65: „A driver circuit having high drivability isnow illustrated as an example of the macro cell 22 shown in FIG. 1. FIG. 2 is a
perspective plan view showing a pattern layout of a macro cell having a function of
a driver circuit, which is formed by transistors provided under a feeder line.“). Fig. 9
zeigt auch wieder die Ausgangsleitung (24), mit der die beiden Makrozellen (22),
nicht aber die Vorstufe (70) verbunden sind. Diese Leitung (24) verbindet demnach
auch die Leitungen 32b und 32c mehrerer Makrozellen (22) miteinander.
Damit offenbart Druckschrift K8 in Übereinstimmung mit dem Wortlaut des
Anspruchs 1 nach Hauptantrag
1.
eine CMOS-Einrichtung
(CMOS =
complementary metal oxide
semiconductor bzw. komplementärer Metalloxidhalbleiter) (siehe Fig. 3 i.V.m. Sp. 8,
Z. 33 bis 56),
1.1
die eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ-Metalloxidhalbleiter)
(Qp1 bis Qpx
in mehreren
Makrozellen 22),
1.1.1 von denen jeder eine PMOS-Senke bzw. -Drain (31a) hat, und
1.2
eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide semiconductor bzw. n-Typ-Metalloxidhalbleiter) (Qn1 bis Qnx in mehreren Makrozellen
22),
1.2.1 von denen jeder eine NMOS-Drain (31b) hat,
beinhaltet, die Folgendes aufweist:
1.3
eine erste Zwischenverbindung (32b) auf einer Zwischenverbindungsebene
(untere Metallschicht in Fig. 2), die eine erste Vielzahl von PMOS-Drains (31a einer
ersten Makrozelle 22) miteinander verbindet;
1.4
eine zweite Zwischenverbindung (32b) auf einer Zwischenverbindungsebene
(untere Metallschicht in Fig. 2), die eine zweite Vielzahl von PMOS-Drains (31a
einer zweiten Makrozelle 22) miteinander verbindet,
1.4.1 wobei sich die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains unterscheidet (es handelt sich um zwei unterschiedliche, räumlich
getrennte Makrozellen 22),
1.5
wobei die erste Zwischenverbindung und die zweite Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind (siehe die Lage
der Makrozellen 22 in Fig. 9);
1.6
eine dritte Zwischenverbindung (32c) auf der Zwischenverbindungsebene
(untere Metallschicht in Fig. 2), die eine erste Vielzahl der NMOS-Drains (31b der
ersten Makrozelle 22) miteinander verbindet; und
1.7
eine vierte Zwischenverbindung (32c) auf der Zwischenverbindungsebene
(untere Metallschicht in Fig. 2), die eine zweite Vielzahl von NMOS-Drains (31b der
zweiten Makrozelle 22) miteinander verbindet,
1.7.1 wobei sich die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains unterscheidet (es handelt sich um zwei unterschiedliche, räumlich
getrennte Makrozellen 22),
1.8
wobei die dritte Zwischenverbindung und die vierte Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind (siehe die Lage
der Makrozellen 22 in Fig. 9),
1.9
wobei die erste Zwischenverbindung, die zweite Zwischenverbindung, die
dritte Zwischenverbindung und die vierte Zwischenverbindung miteinander durch
wenigstens eine weitere Zwischenverbindungsebene (die Leitung 24 in der oberen
Metallschicht) gekoppelt sind (siehe Fig., 2 und 9).
Da der Gegenstand des Anspruchs 1 nach Hauptantrag keine weiteren Merkmale
aufweist, wird er auch von der Druckschrift K8 neuheitsschädlich vorweggenommen
und ist damit auch deshalb nicht patentfähig.
Der Argumentation der Beklagten, dass als CMOS-Vorrichtung nur eine Makrozelle
zu betrachten ist, ist nicht zu folgen. Denn wenn mehrere CMOS-Vorrichtung
miteinander verbunden werden, so entsteht wiederum eine CMOS-Vorrichtung, die
aus mehreren Einzel-CMOS-Vorrichtungen besteht.
4.1.4. Druckschrift K9 (US 2005/0 212 562 A1)
Druckschrift K9 beschäftigt sich mit Treiberzellen eines ASICs. Wie eine solche
Treiberzelle ausgebildet ist, wird in der im Folgenden wiedergegebenen, von den
Klägerinnen kommentierten Fig. 12 gezeigt. Dort werden vier Diffusionszonen
gezeigt, die entweder mit dem Potential VDD oder VSS verbunden sind. Diese
Verbindung lässt auch darauf schließen, dass es sich nicht um nur zwei
durchgängige Diffusionsgebiete handelt, denn es bestünde sonst eine Verbindung
zwischen den beiden Potentialen, so dass immer ein bestimmter Strom fließen
würde. Außerdem ist von einer CMOS-Einrichtung die Rede (vgl. Abs. [0003]:
„Programmable integrated semiconductor circuits comprise logic cells, which may
be configurable and are wired among one another in a suitable manner. The logic
cells are formed in an active laver of the semiconductor circuit, said active layer
containing the CMOS transistor structures (i.e. doped semiconductor regions and
gate layers) of the logic cell.“), was sich im Aufbau ausdrücken muss. Die in Fig. 2
gezeigte Struktur besteht aus zwei Invertern, einer links und einer rechts, die jeweils
aus drei in der Figur oben angeordneten PMOS-Transistoren und drei in der Figur
unten angeordneten NMOS-Transistoren bestehen. Diese Transistoren weisen
jeweils ein Gate (122) auf, das sich zwischen jeweils einem Source- und einem
Drainbereich befindet.
Die Fig. 12 zeigt die Verdrahtung der Transistoren in drei Ebenen, die mit Metal i-1,
Metal i und Metal i+1 bezeichnet werden und unterschiedlich schraffiert sind.
In der Lage Metal i-1 erfolgt auf beiden Seiten jeweils die Verbindung aller Gates
und die Anbindung der Sources an entweder das Potential VDD für die PMOS-
Transistoren oder VSS für die NMOS-Transistoren. Zudem werden die Drains
verbunden. Hierzu gibt es eine Verbindung auf der linken Seite und eine Verbindung
auf der rechten Seite. Sie reicht jeweils vom Drain des obersten PMOS-Transistors
zum Drain des untersten NMOS-Transistors. Die beiden Seiten sind in der Lage
Metal i-1 nicht miteinander verbunden. Sie werden, bei entsprechendem Setzen der
Switches in der Lage Metal i über die Vias s4 und s7, sowie ein Stück Leitung in der
Lage Metal i-1 und die Vias s5 und s6 miteinander verbunden.
Damit offenbart Druckschrift K9 in Übereinstimmung mit dem Wortlaut des
Anspruchs 1 nach Hauptantrag
1.
eine CMOS-Einrichtung
(CMOS =
complementary metal oxide
semiconductor bzw. komplementärer Metalloxidhalbleiter) (vgl. Abs. [0003]),
1.1
die eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ-Metalloxidhalbleiter) (obere Hälfte der Fig. 12),
1.1.1 von denen jeder eine PMOS-Senke bzw. -Drain hat, und
1.2
eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide semiconductor bzw. n-Typ-Metalloxidhalbleiter) (untere Hälfte der Fig. 12),
1.2.1 von denen jeder eine NMOS-Drain hat,
beinhaltet, die Folgendes aufweist:
1.3
eine erste Zwischenverbindung (linker oberer u-förmiger Teil mit Anhang bis
zum Via s4) auf einer Zwischenverbindungsebene (Metal i-1), die eine erste Vielzahl
von PMOS-Drains (die der linken oberen drei PMOS-Transistoren) miteinander
verbindet;
1.4
eine zweite Zwischenverbindung (rechter oberer u-förmiger Teil mit Anhang
bis zum Via s7) auf einer Zwischenverbindungsebene (Metal i-1), die eine zweite
Vielzahl von PMOS-Drains (die der rechten oberen drei PMOS-Transistoren)
miteinander verbindet,
1.4.1 wobei sich die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains unterscheidet (es handelt sich um insgesamt sechs PMOS-
Transistoren),
1.5
wobei die erste Zwischenverbindung und die zweite Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind
(die
Drainleitungen der linken und rechten Seite sind in der Ebene Metal i-1 getrennt);
1.6
eine dritte Zwischenverbindung (linker unterer u-förmiger Teil mit Anhang bis
zum Via s14) auf der Zwischenverbindungsebene (Metal i-1), die eine erste Vielzahl
der NMOS-Drains (die der linken unteren drei NMOS-Transistoren) miteinander
verbindet; und
1.7
eine vierte Zwischenverbindung (rechter unterer u-förmiger Teil mit Anhang
bis zum Via s17) auf der Zwischenverbindungsebene (Metal i-1), die eine zweite
Vielzahl von NMOS-Drains (die der rechten unteren drei NMOS-Transistoren)
miteinander verbindet,
1.7.1 wobei sich die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains unterscheidet (es handelt sich um insgesamt sechs NMOS-
Transistoren),
1.8
wobei die dritte Zwischenverbindung und die vierte Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind
(die
Drainleitungen der linken und rechten Seite sind in der Ebene Metal i-1 getrennt),
1.9
wobei die erste Zwischenverbindung, die zweite Zwischenverbindung, die
dritte Zwischenverbindung und die vierte Zwischenverbindung miteinander durch
wenigstens eine weitere Zwischenverbindungsebene gekoppelt sind.
Die erste und die dritte Zwischenverbindung sowie die zweite und die vierte
Zwischenverbindung sind jeweils bereits in der Zwischenverbindungsebene (Metal
i-1) miteinander verbunden. Die Verbindung aller vier erfolgt aber erst über die
Ebene Metal i, da erst über diese die beiden Seiten miteinander verbunden sind.
Wie bereits ausgeführt, schließt der erteilte Anspruch 1 dies nicht aus,
insbesondere, da auch im Streitpatent in den Figuren 9 bis 13 Ausführungsbeispiele
gezeigt werden, bei denen dies der Fall ist. Demnach ist der Gegenstand des
Anspruchs 1 nach Hauptantrag, da er keine weiteren Merkmale aufweist, auch
gegenüber der in Druckschrift K9 offenbarten Lehre nicht neu und damit nicht
patentfähig.
Der Ansicht der Beklagten, dass eine Leitung in einer Ebene nicht logisch in zwei
oder mehrere Zwischenverbindungen aufgeteilt werden kann, ist nicht zu folgen,
denn das Streitpatent macht dies in den Figuren 9 bis 13 ebenfalls.
4.1.5. Offenkundige Vorbenutzung des Q… Chips RF6560
4.1.5.1. Der Q… Chip RF6560 ist zumindest in der Version M1D656105 offenkundig
vorbenutzt worden.
Im Laufe des Verfahrens hat sich herausgestellt, dass der Chip RF 6560 in
mindestens zwei Versionen vorliegt, nämlich zumindest einer Version M1D656097,
auf die sich die Konstruktionszeichnungen K14 beziehen und einer Version
M1D656105, die einem Reverse Engineering unterzogen wurde, dessen
Ergebnisse im Dokument K46 dargestellt werden. Beide Dokumente zeigen in dem
für die Beurteilung des Streitpatents relevanten Bereich, der im Dokument K14 auf
Seite 2 als gelb eingerahmter Bereich gekennzeichnet ist, und im Dokument K46
auf Seite 4 mit einer roten Umrandung versehen ist, einen identischen Aufbau.
Beide weisen zudem als Angabe das Jahr 2010 auf (vgl. K14, S. 2 und K46, S. 3,
jeweils links unten). Der Beklagten ist zwar dahingehend rechtzugeben, dass eine
Änderung der Versionsnummer bedeutet, dass eine Änderung im Aufbau des Chips
vorgenommen wurde, doch ist diese Änderung nicht in dem für das Streitpatent
relevanten Bereich erfolgt.
Wie Dokument K46 zeigt, war der Chip RF 6560 zumindest in sechs Smartphones
enthalten, nämlich dem Samsung Galaxy SII I9100, dem LG P920 Optimus 3D, dem
Samsung Galaxy SII I77, dem Samsung Galaxy Nexus I9250, dem MX-4 Core und
dem LG 4X HD (siehe die Tabelle auf S. 2 oben). Alle sechs wurden vor dem
Prioritätsdatum vertrieben. Für das LG Optimus 3D, das Samsung Galaxy SII I9100
und das Galaxy Nexus I9250 zeigen dies die Produktdetails auf S. 2 der Druckschrift
K46, wo als Kaufdaten der 13. Juli 2011, der 15. Juli 2011 bzw. der
30. November 2011 angegeben werden. Für das Galaxy SII I77 wird als Kaufdatum
der 31. Oktober 2011, für das MX-4 Core, der 17. Juli 2012 und für das LG 4X HD
der 11. Juli 2012 angegeben. Die sechs Smartphones waren demnach vor dem
Prioritätsdatum des Streitpatents, dem 23. August 2013 käuflich für einen großen
Personenkreis erhältlich.
Dies wird für das LG P920 Optimus 3D durch den Wikipedia-Artikel K47 bestätigt,
der angibt, dass dieses Smartphone zumindest in Österreich ab dem zweiten
Quartal 2011 vertrieben wurde. Der Wikipedia-Artikel K49 bestätigt, dass das
Samsung Galaxy I9250 am 19. Oktober 2011 vorgestellt und seit Anfang Dezember
2011 allgemein verfügbar war. Der Artikel K50 des Herstellers Meizu zeigt, dass
das MX-4 Core seit Juli 2012 verfügbar war und bestätigt damit, dass dieses
Smartphone zum angegebenen Kaufdatum verfügbar war. Dass auch das LG 4X
HD zum angegebenen Kaufdatum verfügbar war, zeigt auch der Wikipedia-Artikel
K51, der angibt, dass es im Juni 2012 in den Verkauf kam. Damit ist nachgewiesen,
dass Geräte mit dem Chip RF6560 vor dem Prioritätsdatum für die Öffentlichkeit
verfügbar waren, womit auch der Chip RF 6560 selbst vor dem Prioritätsdatum
verfügbar war.
Da sich das Dokument K46 mit dem Reverse Engineering des Chips RF 6560
beschäftigt und das Bild auf Seite 3 links unten die Versionsnummer zeigt, muss
der Erstellerin des Dokuments K46, der Firma Tech Insights, klar gewesen sein,
dass es vom Chip RF6560 möglicherweise mehrere Versionen gibt, wovon die
Version M1D656105 in die Smartphones eingebaut war. Hierfür spricht auch die
von ihr angelegte Ordnerstruktur, die auf der Seite 2 des Dokuments K46 abgebildet
ist und die Versionsbezeichnung als Ordnernamen enthält. Es müsste der Firma
Tech Insights aufgefallen sein, wenn eines der Smartphones eine andere Version
des Chips RF6560 enthalten hätte.
Die Beklagte hat Recht, wenn sie sagt, dass aus den eingereichten Unterlagen nicht
hervorgeht, dass in den Mobiltelefonen Galaxy SII I9100 und LG Optimus Vu der
Chip RF6560 in der Version M1D656097 verbaut wurde. Im Gegenteil zeigt das
Dokument K16 für das Mobiltelefon Galaxy SII I9100 genau wie das Dokument K46,
dass in diesem Mobiltelefon die Version M1D656105 verbaut gewesen ist (siehe die
zweite Seite, rechts).
Die Angabe, dass der Chip mit der Versionsnummer M1D656105 vom 24.4.2010
stammt (vgl. K16 unter der Angabe „IC“) und in ein Mobiltelefon eingebaut wurde,
das erst ab dem 2. Mai 2011 erhältlich war, stellt entgegen der Ansicht der
Beklagten keinen Widerspruch dar, denn bekanntermaßen sind ICs keine
verderbliche Ware und können genau wie auch die Mobiltelefone auf Vorrat
hergestellt werden. Auch bedeutet die Angabe „Sample date“ nicht zwingend, dass
der Chip zu diesem Zeitpunkt dem Smartphone entnommen wurde. Es kann sich
bei diesem Datum auch um das Herstellungsdatum des Chips handeln oder das
Datum, zu dem ein IC des gleichen Typs bzw. der gleichen Version wie der im
Mobiltelefon enthaltenen IC von irgendwoher erworben und danach untersucht
wurde. Dabei ist zu beachten, dass es keine Rolle spielt, ob ein untersuchter Chip
aus dem Mobiltelefon stammt oder aus einer anderen Quelle kommt, wenn dieser
zu dem im Mobiltelefon enthaltenen identisch ist.
Hinzu kommt, dass für den Fall, dass das „Sample Date“ das Erwerbs- oder
Untersuchungsdatum des Chips in der Version M1D656105 ist, es keinerlei Rolle
spielt, ob der Chip in ein Mobiltelefon eingebaut wurde, und wann das Mobiltelefon
erworben wurde. Denn im Hinblick auf die offenkundige Vorbenutzung ist nur der
Chip von Interesse und nicht ein Mobiltelefon, in das er eingebaut wurde. Die
Tatsache, dass der Chip von ABI Research erworben werden konnte, würde dann
zeigen, dass der Chip zum Sample Date der Öffentlichkeit zugänglich war. Würde
man somit der Beklagten Recht geben, dass völlig unklar ist, woher der Chip
stammt, so würde das Dokument K16 trotzdem zeigen, dass der Chip RF 6560 in
der Version M1D656105 vor dem Prioritätsdatum der interessierten Öffentlichkeit
zugänglich war.
Die Klägerinnen machen keine Angaben, was das „Sample Date“ tatsächlich angibt,
doch zeigen diese Überlegungen zumindest, dass in dem Dokument K16 an dieser
Stelle kein Widerspruch vorliegt.
Weiter ist der Beklagten insoweit Recht zu geben, dass der Teardown-Report K16
nicht vorveröffentlicht ist, sondern aus dem Jahr 2018 stammen dürfte, denn sowohl
der Abschnitt „Estimated Cost“ mit der Angabe „4Q 2018“ als auch die Copyright-
Angabe mit der Jahreszahl 2018 geben dies so an. Die Behauptung der Klägerinnen
besteht jedoch darin, dass der Chip RF 6560 offenkundig vorbenutzt worden sei und
nicht, dass der Teardown-Report K16 vorveröffentlicht sei.
Der Beklagten ist Recht zu geben, dass dem Senat nicht bekannt gemacht wurde,
welche Version des Chips RF 6560 im Smartphone LG-P895 (Optimus Vu)
enthalten war.
Um die Merkmale des Anspruchs des Streitpatents bei einem Chip zu erkennen,
muss ein Reverse Engineering bzw. ein Tear-Down erfolgen. Wie jedoch die
Dokumente K16 und K46 und die Existenz der Firmen, die diese Dokumente
verfasst haben, zeigen, gibt es in der Fachwelt ein großes Interesse daran, den
Aufbau von Chips zu erfahren, so dass die nicht zu entfernte Möglichkeit der
Kenntnisnahme des Aufbaus des Chips RF 6560 vor dem Prioritätsdatum
bestanden hat.
Damit ist eine offenkundige Vorbenutzung des Chips RF 6560 und dessen Aufbaus
nachgewiesen.
4.1.5.2. Der Chip RF 6560 nimmt in der Version M1D656105 den Gegenstand des
erteilten Anspruchs 1 neuheitsschädlich vorweg.
Wie bereits ausgeführt unterscheiden sich die Versionen M1D656097 und
M1D656106 in den für das Streitpatent relevanten Regionen nicht voneinander. Aus
diesem Grund werden zur Erläuterung des Aufbaus die im Dokument K14 gezeigten
Konstruktionspläne und nicht die Bilder des Reverse Engineering des Dokuments
K46 verwendet, da in den Bauplänen auf Grund deren Farben die Details besser zu
erkennen sind.
Das Dokument K14 offenbart in Übereinstimmung mit dem Wortlaut des Anspruchs
1 nach Hauptantrag Folgendes:
1.
Eine CMOS-Einrichtung
(CMOS =
complementary metal oxide
semiconductor bzw. komplementärer Metalloxidhalbleiter) (Siehe hierzu die Seiten
2 und 3 des Dokuments. Dort sind ein NFET- und einen PFET-Bereich in der Mitte
des rechten Randbereichs offenbart, die auf der Seite 3 vergrößert dargestellt sind,
so dass von einer CMOS-Einrichtung gesprochen werden kann. Hierzu sei auch auf
die Verschaltung auf der Seite 4 verwiesen. Aus den Bildern der Seiten 2 und 3
allein ist nicht feststellbar, dass es sich wirklich um NFETs oder PFETs handelt,
doch ist auf Grund der auf Seite 4 gezeigten Schaltung davon auszugehen.),
1.1
die eine Vielzahl von PMOS-Transistoren (PMOS = p-type metal oxide
semiconductor bzw. p-Typ-Metalloxidhalbleiter),
1.1.1 von denen jeder eine PMOS-Senke bzw. -Drain hat (siehe Seiten 6 bis 10,
die die Polysiliziumgates in Grün und die erste Metallisierungsebene M1 in Blau
zeigen. Dort ist erkennbar, dass die Gates von links nach rechts liegen und die
dazwischenliegenden Bereiche jeweils abwechselnd einen Source- und einen
Drainbereich darstellen. Sowohl die Gates, als auch Sources und Drains werden in
dieser Metallisierungsebene M1 durch gelb eingezeichnete Vias kontaktiert.), und
1.2
eine Vielzahl von NMOS-Transistoren (NMOS = n-type metal oxide semiconductor bzw. n-Typ-Metalloxidhalbleiter),
1.2.1 von denen jeder eine NMOS-Drain hat (siehe hierzu die Seiten 16 bis 20. Sie
zeigen die NFETs auf die gleiche Weise. Diese sind in der gleichen Richtung wie
die PFETs orientiert, d.h. die Gates verlaufen von links nach rechts. Auch hier
werden die Gates, Sources und Drains mit der ersten Metallisierungsebene M1 über
gelb eingezeichnete Vias kontaktiert.) beinhaltet, die Folgendes aufweist:
1.3
eine erste Zwischenverbindung (mit D bezeichnete, von oben nach unten
verlaufende Streifen auf den Seiten 6 bis 10) auf einer Zwischenverbindungsebene
(Metallisierungsebene M1), die eine erste Vielzahl von PMOS-Drains miteinander
verbindet
(siehe die gelb eingezeichneten Vias der unterschiedlichen
untereinanderliegenden Transistoren);
1.4
eine zweite Zwischenverbindung (siehe die mit D bezeichneten Streifen auf
den Seiten 6 bis 10) auf einer Zwischenverbindungsebene (M1), die eine zweite
Vielzahl von PMOS-Drains miteinander verbindet (Es stellt sich die Frage, wie breit
ein Transistor und damit ein Drain ist. So kontaktieren der erste und der zweite mit
D bezeichnete Streifen auf Seite 8 dieselben Transistoren und damit dieselben
Drains. Offen bleibt, ob auch der dritte und der vierte mit D bezeichnete Streifen
noch dieselben Drains kontaktiert. Dies kann nicht ausgeschlossen werden. Jedoch
schränken die Durchkontaktierungen zu den Gates nach dem vierten D-Streifen den
Transistor in der Breite ein, da sie ein störendes Potential aufbauen. Auch die
eingezeichneten gelben Linien auf den Seiten 6 und 7, die eine Gruppe von
Transistoren begrenzen sollen, bestätigen diese Sichtweise des Senats. Dies
bedeutet, dass die zweite Zwischenverbindung erst der fünfte mit D bezeichnete
Streifen oder ein sogar noch weiter entfernter ist.)
1.4.1 wobei sich die zweite Vielzahl von PMOS-Drains von der ersten Vielzahl von
PMOS-Drains unterscheidet (vgl. 1.4),
1.5
wobei die erste Zwischenverbindung und die zweite Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind (siehe die
Details der Enden der mit D bezeichneten Metallstreifen, die keine Verbindungen in
der Metallisierungsebene M1 zeigen.);
1.6
eine dritte Zwischenverbindung auf der Zwischenverbindungsebene, die eine
erste Vielzahl der NMOS-Drains miteinander verbindet; und
1.7
eine vierte Zwischenverbindung auf der Zwischenverbindungsebene, die
eine zweite Vielzahl von NMOS-Drains miteinander verbindet,
1.7.1 wobei sich die zweite Vielzahl von NMOS-Drains von der ersten Vielzahl von
NMOS-Drains unterscheidet,
1.8
wobei die dritte Zwischenverbindung und die vierte Zwischenverbindung auf
der Zwischenverbindungsebene getrennt bzw. nicht verbunden sind (siehe die
Seiten 18 und 19, wo sich die gleiche Situation wie bei den PMOS-Drains für die
NMOS-Drains ergibt),
1.9
wobei die erste Zwischenverbindung, die zweite Zwischenverbindung, die
dritte Zwischenverbindung und die vierte Zwischenverbindung miteinander durch
wenigstens eine weitere Zwischenverbindungsebene gekoppelt sind (Seiten 11 und
12 zeigen die zweite Metallisierungsebene MT. In dieser werden die Sources und
die Drains verschiedener Vielzahlen von PMOS-Transistoren mittels von links nach
rechts verlaufender Metallstreifen miteinander verbunden. Die Seite 21 zeigt das
Gleiche für die NMOS-Transistoren. In dieser Ebene bleibt die Verbindung der
Drains der NMOS-Transistoren mit denen der PMOS-Transistoren noch offen. Eine
weitere Ebene E1 verbindet die Drains der NMOS und die PMOS-Transistoren
ebenfalls nicht miteinander, wie Seiten 22 und 23 zeigen. Eine Verbindung erfolgt
erst in der vierten Metallisierungsebene MA wie die Seiten 26 und 27 zeigen. Dort
werden sie durch eine alle PMOS- und NMOS-Transistoren überdeckende Platte
verbunden. Die Verbindung erfolgt somit über die zweite, dritte und vierte
Metallisierungsebene).
Da der Gegenstand des erteilten Anspruchs 1 keine weiteren Merkmale aufweist,
ist er demnach gegenüber dem offenkundig vorbenutzten Chip RF 6560 in der
Version M1D656105 nicht neu und damit nicht patentfähig.
Die Beklagte hat mehrfach ausgeführt, dass es sich bei dem Chip RF6560 um keine
CMOS-Vorrichtung handle. Dieser Ansicht war nicht zu folgen. Wie bereits
ausgeführt kann unter einer CMOS-Vorrichtung zum einen eine solche verstanden
werden, die in CMOS-Technologie hergestellt wurde, aber im engeren Sinn auch
eine solche, die eine CMOS-Logik besitzt. Im Falle des Chips RF 6560 liegt beides
vor. So ist dieser Chip, da er sowohl PMOS-Transistoren als auch NMOS-
Transistoren besitzt, zweifellos in CMOS-Technologie hergestellt. Dies stellt auch
die Beklagte nicht in Frage. Aber auch eine CMOS-Logik ist in diesem Chip
vorhanden. Dies zeigt der Schaltplan auf Seite 4 der Baupläne K14. Dort gibt es für
den Ausgang L einen Pfad, der über zwei PMOS-Transistoren zu VDD führt und
einen Pfad, der über zwei NMOS-Transistoren zu GND führt, also zwei
komplementäre Pfade für den Ausgang L. Der Transistor Mncasbuck, der die
Vielzahl an NMOS-Transistoren darstellt, und dessen Gate immer mit VDD
verbunden ist, hat in dieser Schaltung eine ungewöhnliche Funktion und wirkt eher
als Kondensator, dessen Ladung und damit die Ausgangsspannung am Ausgang L
durch die beiden Transistoren MPbuck und den darunterliegenden NMOS-
Transistor bestimmt wird. Damit entspricht die CMOS-Schaltung nicht den üblichen
digitalen CMOS-Grundschaltungen, ist aber auf Grund der beiden Leitungspfade zu
den beiden Potentialen VDD und GND eine CMOS-Schaltung nach einer CMOS-
Logik.
Die Beklagte setzt in ihrer Argumentation eine CMOS-Schaltung immer mit einem
Inverter gleich, auch wenn sie dies bestreitet. Bei einem Inverter handelt es sich um
die einfachste aller CMOS-Logiken. Er ist in vielen der grundlegenden CMOS-
Logiken als Endstufe enthalten (vgl. Bild 3.8 der Druckschrift B7), doch ist eine
solche Einschränkung des Begriffs CMOS-Schaltung oder CMOS-Vorrichtung zu
eng. Der Fachmann wird auch die Schaltung des Chips RF 6560 somit als CMOS-
Logikschaltung ansehen.
4.2. Der Gegenstand des Anspruchs 1 nach Hilfsantrag 1 wird durch die
Druckschrift K9 nahegelegt (Art. 56 EPÜ) und von der offenkundigen Vorbenutzung
durch den Chip RF 6560 neuheitsschädlich vorweggenommen (Art. 54 EPÜ).
Der Fachmann wird die Nummerierung der Zwischenverbindungsebenen im
Anspruch 1 genau wie auch die Nummerierung der Zwischenverbindungen und
Ströme als reine Ordnungszahlen ohne weitere Bedeutung verstehen, denn es gibt
im Streitpatent keinen Hinweis darauf, dass für den Fall der Zwischenverbindungen
die Nummerierung der Zwischenverbindungsebenen anders als bei den
Zwischenverbindungen und Strömen einen anderen Sinn als deren geordnete
Bezeichnung haben soll. Darauf lassen auch die erteilten Ansprüche schließen, bei
denen Anspruch 1 nur von einer Zwischenverbindungsebene und einer weiteren
Zwischenverbindungsebene spricht. Da dies ab drei Zwischenverbindungsebenen
unübersichtlich wird, wird
im erteilten Anspruch
5 von einer dritten
Zwischenverbindungsebene
gesprochen
als
Gegensatz
zur
Zwischenverbindungsebene und weiteren Zwischenverbindungsebene. Es kann
sich bei der dritten Zwischenverbindungsebene, da keine Angaben gemacht
werden,
wo
die
Zwischenverbindungsebene
und
die
weitere
Zwischenverbindungsebene liegen, nur um eine reine Ordnungszahl ohne weitere
Bedeutung handeln.
4.2.1. Druckschrift K9 (US 2005/0 212 562 A1)
Für die Beurteilung des Anspruchs 1 nach Hilfsantrag 1 ist eine andere Betrachtung
der Druckschrift K9 notwendig als für den erteilten Anspruch 1. So ist der Beklagten
zuzustimmen, dass in der Schaltung der Fig. 12 nicht alle Schalter s1 bis s20
gleichzeitig gesetzt sein können, da in diesem Fall eine nicht funktionsfähige
Schaltung entstehen würde. Jedoch zeigt Fig. 12 nur eine zwei Inverter enthaltende
grundlegende Transistorschaltung (vgl. Abs. [0098]: „FIG. 12 shows a specific
example of a basic transistor structure BT which can be contact-connected by two
wiring lines 110, 111 running in the west-east direction, which are situated in the
metallization layer i, and four wiring lines 112, 113, 114, 115 running in the northsouth direction, which are situated in the wiring layer i+1, and be configured with
regard to its driver strength.“). Diese befinden sich, wie Fig. 10 zeigt, in einer
Treiberzelle (TZ), in der mehrere von ihnen sowohl in Ost-West-Richtung, also im
Bild horizontal, als auch in Nord-Süd-Richtung, also im Bild vertikal miteinander
verbunden werden können, um die Treiberstärke einstellen zu können (vgl. Abs.
[0092]: „The basic transistor structures BT may be configured in such a way that
they realize inverters or buffers. Depending on the desired driver strength, inverters
or buffers having a differing driver strength may be formed by means of a suitable
contact-connection of basic transistor structures BT by the wiring lines 105, 106 or
107. As extreme cases, all basic transistor structures BT of a driver cell TZ may be
connected together to form a single driver having a maximum driver capability, or
all basic transistor structures may amplify a separate signal in each case
independently of one another.”). Gemeinsam mit einer Logikzelle (LZ) bildet die
Treiberzelle (TZ) einen logischen Block des ASIC (siehe Fig. 9)
Werden die grundlegenden Transistorschaltungen (BT) der Treiberzelle (TZ) in
Nord-Süd-Richtung miteinander verbunden, so werden hierzu die in diese Richtung
verlaufenden Leitungen (112, 113, 114, 115) verwendet (vgl. den bereits zitierten
Abschnitt des Abs. [0098]). Damit ergibt sich aus zwei Schaltungen aus Fig. 12 in
naheliegender Weise eine Struktur, wie sie in der folgenden Figur dargestellt ist.
In dieser Figur wurde die Figur 12 zweimal untereinander gesetzt, wie dies in der
Treiberzelle (TZ) der Fall ist und es wurden die Nord-Süd-Leitungen miteinander
verbunden, wie es der Fall ist, wenn die Inverter zweier Zellen gemeinsam
verwendet werden sollen. Die Schalter
wurden so gesetzt (ausgefüllte Quadrate),
wie es der Fachmann beispielsweise
machen wird, um funktionierende Inverter zu
erhalten. So werden in jeder Zelle die
Schalter s1, s2, s5, s6 und s9 gesetzt, um
das Gatesignal von der Leitung 114 zu den
Gates zu übertragen. Die Schalter s13, s14,
s15, s16, s17 und s18 werden gesetzt, um
die Drains zu verbinden und deren Signal auf
die Leitungen 112 und 113 zu legen.
Damit ergibt sich in Übereinstimmung mit
dem Wortlaut des Anspruchs 1 nach
Hilfsantrag 1 in der Verfahrenssprache
Englisch,
1.
A
complementary metal
oxide
semiconductor, CMOS, device (vgl. Abs.
[0003]) including
1.1 a plurality of p-type metal oxide
semiconductor, PMOS, transistors (jeweils
obere Hälfte der beiden Zellen aus Fig. 12)
1.1.1 each having a PMOS drain and
1.2
a plurality of n-type metal oxide semiconductor, NMOS, transistors (jeweils
untere Hälfte der beiden Zellen aus Fig. 12)
1.2.1 each having an NMOS drain,
comprising:
1.3
a first interconnect (linker oberer u-förmiger Teil mit Anhang bis zum Via s14
in der oberen Zelle) on an interconnect level (Metal i-1) connecting a first plurality of
the PMOS drains (die der linken oberen drei PMOS-Transistoren in der oberen
Zelle) together;
1.4
a second interconnect (rechter oberer u-förmiger Teil mit Anhang bis zum Via
s17 in der oberen Zelle) on the interconnect level connecting a second plurality of
the PMOS drains (die der rechten oberen drei PMOS-Transistoren in der oberen
Zelle) together,
1.4.1 the second plurality of the PMOS drains being different than the first plurality
of the PMOS drains (Es handelt sich jeweils um drei der insgesamt zwölf in vier
Gruppen aufgeteilten PMOS-Transistoren),
1.5
the first interconnect and the second interconnect being disconnected on the
interconnect level (die Drainleitungen der linken und rechten Seite sind in der Ebene
Metal i-1 getrennt);
1.6
a third interconnect (linker unterer u-förmiger Teil mit Anhang bis zum Via
s14 in der unteren Zelle) on the interconnect level (Metal i-1) connecting a first
plurality of the NMOS drains (die der linken unteren drei NMOS-Transistoren in der
unteren Zelle) together; and
1.7
a fourth interconnect (rechter unterer u-förmiger Teil mit Anhang bis zum Via
s17 in der unteren Zelle) on the interconnect level (Metal i-1) connecting a second
plurality of the NMOS drains (die der rechten unteren drei NMOS-Transistoren in
der unteren Zelle) together,
1.7.1 the second plurality of the NMOS drains being different than the first plurality
of the NMOS drains (es handelt sich um drei der insgesamt zwölf in vier Gruppen
aufgeteilten NMOS-Transistoren),
1.8
the third interconnect and the fourth interconnect being disconnected on the
interconnect level (die Drainleitungen der linken und rechten Seite sind in der Ebene
Metal i-1 getrennt),
1.9
wherein the first interconnect, the second interconnect, the third interconnect,
and the fourth interconnect are coupled together through at least one other
interconnect level (siehe die Verbindungen über die Verbindungsebenen Metal i und
Metal i+1 in der hier gezeigten, zusammengesetzten Figur);
1.11 a fifth interconnect (Verbindung zwischen den Vias s13 und s18 auf der
Leitung 110 in der oberen Zelle) on a second interconnect level (Metal i), the fifth
interconnect coupling the first interconnect and the second interconnect together
(Die fünfte Zwischenverbindung verbindet die erste und zweite Zwischenverbindung
über die Vias s14 und s17); and
1.12 a sixth interconnect (Verbindung zwischen den Vias s13 und s18 auf der
Leitung 110 in der unteren Zelle) on the second interconnect level (Metal i), the sixth
interconnect coupling the third interconnect and the fourth interconnect together (Die
sechste Zwischenverbindung verbindet die dritte und vierte Zwischenverbindung
über die Vias s14 und s17); and
1.13 a seventh interconnect (Leitung 112 zwischen den jeweiligen Vias s13 der
beiden Zellen) on a third interconnect level (Metal i+1), the seventh interconnect
coupling the fifth interconnect and the sixth interconnect together; and
1.13.1 preferably wherein an output of the device is connected to the seventh
interconnect (Dieses Merkmal muss als fakultatives Merkmal nicht berücksichtigt
werden, jedoch dienen die Leitungen 112, 113, 114, 115 auch als Ausgänge.)
Damit ergibt sich in naheliegender Weise ein Gegenstand, der alle Merkmale des
mit Anspruch 1 des Hilfsantrags 1 beanspruchten Gegenstandes aufweist, so dass
letzterer mangels erfinderischer Tätigkeit (Art. 56 EPÜ) nicht patentfähig ist.
Die Beklagte bemängelt, dass die fünfte und sechste Zwischenverbindung nicht
ausschließlich in der zweiten Verbindungsebene angeordnet ist, sondern dass
diese auch in der (ersten) Zwischenverbindungsebene angeordnet ist, nämlich
zwischen den Vias s15 und s16. Dies ist zwar sachlich richtig, doch wird im
Anspruch 1 des Hilfsantrags 1 im Merkmal 1.9 beansprucht, dass die Verbindung
der ersten bis vierten Zwischenverbindungen in zumindest einer weiteren
Verbindungsebene („…wherein the first interconnect, the second interconnect, the
third interconnect, and the fourth interconnect are coupled together through at least
one other interconnect level.“) erfolgen. Damit wird auch beansprucht, dass die
erste und die zweite Zwischenverbindung in zumindest einer weiteren
Zwischenverbindungsebene verbunden werden. Genau dies ist bei der fünften und
sechsten Zwischenverbindung aber der Fall, denn diese Zwischenverbindungen
verlaufen zum größten Teil in der zweiten Zwischenverbindungsebene (Metal i) und
zu einem kleinen Teil, nämlich mit der Brücke zwischen den Vias s15 und s16, in
der ersten Zwischenverbindungsebene (Metal i-1). Anspruch 1 verlangt nicht, dass
die fünfte und sechste Zwischenverbindung ausschließlich in der zweiten
Zwischenverbindungsebene verläuft. Zwar könnten die Merkmale 1.11 und 1.12
allein so interpretiert werden, doch müsste dann das Merkmal 1.9 im Anspruch
fehlen, da es für diesen Fall überflüssig wäre.
Da die in der Figur senkrecht verlaufenden Leitungen 112 und 113 auch als
Ausgangsleitungen verwendet werden, legt die Druckschrift NK9 somit die
Gegenstände der Hilfsanträge 1, 1‘ und 1‘‘ nahe.
4.2.2. Offenkundige Vorbenutzung des Q… Chips RF6560.
Wie in den Ausführungen zum Merkmal 1.9 im Punkt 4.1.5.2. bereits ausgeführt
zeigen die Seiten 11 und 12 der Konstruktionspläne K14, wie die senkrecht in der
Metallisierungsebene M1 verlaufenden Metallstreifen der PMOS-Transistoren und
damit auch die ersten und zweiten Zwischenverbindungen durch horizontale
Metallstreifen in der Metallisierungsebene MT verbunden werden. Die mit S
bezeichneten breiten Streifen verbinden dabei die Sourcestreifen, die mit D
bezeichneten Streifen die Drainstreifen. Diese mit D bezeichneten Streifen stellen
somit die fünften Zwischenverbindungen dar.
Ein gleichartiges Bild gibt es auch auf Seite 21 für die NMOS Transistoren, so dass
dort die dritten und vierten Zwischenverbindungen durch die sechsten
Zwischenverbindungen verbunden werden.
Wie bereits ausgeführt werden die fünften und sechsten Zwischenverbindungen
durch eine Platte
in der Metallisierungsebene MA, also einer dritten
Zwischenverbindungsebene verbunden. Diese Metallplatte ist demnach die siebte
Zwischenverbindung. Sie dient auch als Kontaktpad, so dass die siebte
Zwischenverbindung mit dem Ausgang verbunden ist. Dies ist besser auf dem hier
wiedergegebenen Bild auf Seite 3 des Dokuments K46 zu erkennen.
Da die Gegenstände der Ansprüche 1 der
Hilfsanträge 1, 1‘ und 1‘‘ keine weiteren
Merkmale aufweisen, sind sie demnach
gegenüber
der
offenkundigen
Vorbenutzung des Chips RF 6560 nicht
neu und damit nicht patentfähig.
4.2.3. Die Hilfsanträge 1a, 1c, 1d, 1e, 2a, 2c, 2d, 2e und 3a sind in allen drei
jeweiligen Versionen - ohne Strich, mit einem Strich und mit zwei Strichen -
unzulässig, da sie gegenüber der ursprünglichen Offenbarung unzulässig erweitert
sind.
4.2.3.1. Das Merkmal 1.21 des Anspruchs 1 der mit „a“ und „d“ bezeichneten
Varianten, dass es sich bei den Metalllagen um drei beliebige aufeinanderfolgende
Metalllagen handelt, ist ursprünglich nicht offenbart. Eine wörtliche Offenbarung des
Merkmals gibt es in den ursprünglichen Unterlagen nicht. In den meisten
Ausführungsbeispielen werden die Metalllagen mit einem unbestimmten Artikel („a
first…“,
„a second…“,
„a
third…“) eingeführt, was auf eine
reine
Durchnummerierung der Metalllagen schließen lässt. Bei manchen Beispielen
erfolgt die Einführung jedoch auch mit einem bestimmten Artikel. Außerdem erfolgt
meist die Bezeichnung der Metalllagen mit M1, M2 und M3. Dies sind
Bezeichnungen, die der Fachmann für die erste Metallisierungsschicht, die zweite
Metallisierungsschicht und die dritte Metallisierungsschicht auf einem Chip
verwendet. Der Fachmann wird
somit
zwar
verstehen, dass die
Zwischenverbindungen in der ersten, der zweiten, und der dritten Metallschicht über
dem Halbleiter ausgeführt sein können, wie dies die Bezeichnungen M1, M2 und
M3 angeben, er wird aber diese Angaben nicht so verstehen, dass die
Zwischenverbindungen
auf
drei
beliebigen
aufeinanderfolgenden
Metallisierungsebenen angeordnet sind, denn diese würde er nicht mit M1, M2 und
M3 bezeichnen. Er würde für diesen Fall eine Bezeichnung wählen, wie dies in
Druckschrift K9 gemacht wird, also z.B. Mi-1, Mi, Mi+1.
Zwar liegt es ausgehend vom Streitpatent dem Fachmann sehr nahe, drei beliebige
aufeinanderfolgende Metallisierungsschichten für die Zwischenverbindungen zu
verwenden, doch ist es erforderlich, dass die beanspruchten Gegenstände und
damit deren Merkmale in den ursprünglichen Unterlagen unmittelbar und eindeutig
offenbart sind (vgl. BGH Xa ZR 124/07 vom 8. Juli 2010 – „Fälschungssicheres
Dokument“). Dies ist beim zusätzlichen Merkmal 1.21 der Ansprüche 1 der
Hilfsanträge 1a, 1d, 2a, 2d und 3a nicht der Fall.
4.2.3.2. Das zusätzliche Merkmal 1.23 der Hilfsantragsvariante „c“
ist zwar
entgegen der Ansicht der Klägerinnen ausführbar, denn es ist bei einem Inverter
gegeben, der in der Beschreibung des Streitpatents immer wieder genannt wird.
Umgekehrt bedeutet dies aber auch, dass der Anspruch auf einen Inverter
beschränkt werden müsste, denn im Abs. [0049] der ursprünglichen Beschreibung
wird das Merkmal 1.23 ausschließlich mit einem
Inverter offenbart.
Im
ursprünglichen Anspruch 30 ist ein Merkmal offenbart, das in die Richtung des
zusätzlichen Merkmals 1.23 geht. Es lautet:
“wherein the first current and the second current flows through said at least one
other interconnect level to an output of the CMOS device upon the CMOS device
receiving a low input, wherein the third current and the fourth current flows from
the output of the CMOS device through said at least one other interconnect level
upon the CMOS device receiving a high input.”
Dieses Merkmal ist immer noch in den ein Betriebsverfahren beanspruchenden
Ansprüchen enthalten. Es ist jedoch deutlich allgemeiner als das Merkmal 1.23,
denn es beansprucht nicht zwingend das Gegenspiel von NMOS- und PMOS-
Transistoren, da die gesamte CMOS-Einrichtung die Signale erhalten kann, auch
an unterschiedlichen Eingängen und auch gleichzeitig.
Dies wird durch den ursprünglichen Anspruch 36 deutlich, der sich auf Anspruch 30
rückbezieht und das Merkmal 1.23 in Zusammenhang mit einem Inverter offenbart.
Die ursprünglichen Ansprüche offenbaren somit das Merkmal 1.23 ebenfalls nur in
Zusammenhang mit einem Inverter (Ansprüche 7, 22, 29 und 36), denn die
Beschaltung der Gates kommt darin nicht anders vor. Da dem Senat keine andere
Stelle in den ursprünglichen Unterlagen bekannt ist, an der das Merkmal 1.23
unabhängig von einem Inverter vorkommt, ist es in der beanspruchten Allgemeinheit
ursprünglich nicht offenbart. Dies bedeutet, dass die Ansprüche 1 der
Hilfsantragsvarianten mit den Buchstaben „c“, „d“ und „e“ in allen drei Versionen auf
Grund einer unzulässigen Zwischenverallgemeinerung unzulässig sind.
4.2.4. Der Gegenstand des Anspruchs 1 nach Hilfsantrag 1b wird durch die
Druckschrift K9 nahegelegt (Art. 56 EPÜ), so dass auch er nicht patentfähig ist.
Druckschrift K9 bezeichnet die Metalllagen mit den Bezeichnungen Metal i-1, Metal
i, Metal i+1. Für den Fall i = 2 handelt es sich bei den Metallisierungslagen, in denen
die Zwischenverbindungen angeordnet sind, um die Metallisierungslagen 1, 2 und
3, also die ersten drei Metallisierungslagen über dem Halbleiterchip. Dies ist genau
das, was mit dem zusätzlichen Merkmal 1.23 des Hilfsantrags 1b beansprucht wird.
Dies gilt wiederum für alle drei Varianten.
4.3. Der Gegenstand des Anspruchs 1 nach Hilfsantrag 2 wird durch die
Druckschrift K9 nahegelegt und von der offenkundigen Vorbenutzung des Q…
Chip RF 6560 neuheitsschädlich vorweggenommen. Für die mit zusätzlichen
Buchstaben bezeichneten Varianten sei auf die entsprechenden Ausführungen zu
den Unterpunkten von 4.2 verwiesen. Dies bedeutet, dass die Ansprüche 1 der
Hilfsanträge 2a, 2c, 2d und 2e unzulässig sind, während auch der Gegenstand des
Hilfsantrags 2b durch die Druckschrift K9 dem Fachmann nahegelegt wird.
4.3.1. Wie aus der zu Druckschrift K9 gezeigten aus zweimal der Fig. 12
zusammengesetzten Zeichnung ersichtlich ist, verlaufen die erste bis vierte
Zwischenverbindung dort alle in dieselbe Richtung, nämlich von oben nach unten.
Damit ist das zusätzliche Merkmal 1.10 des Hilfsantrags 2 in Druckschrift K9 bereits
gegeben. Sie legt damit auch den Gegenstand des Anspruchs 1 des Hilfsantrags 2
in allen drei Versionen und des Hilfsantrags 2b in allen drei Versionen nahe.
4.3.2. Auch im offenkundig vorbenutzten Q… Chip RF 6560 ist das zusätzliche
Merkmal 1.10 bereits gegeben, denn, wie beispielsweise die Seiten 8 und 16 des
Dokuments K14 zeigen, verlaufen die ersten bis vierten Zwischenverbindungen alle
in die gleiche Richtung, nämlich in den Bildern von oben nach unten. Damit nimmt
der Q… Chip RF 6560 den Gegenstand des Anspruchs 1 nach Hilfsantrag 2
neuheitsschädlich vorweg.
4.4. Der Gegenstand des Anspruchs 1 nach Hilfsantrag 3 wird von dem
offenkundig vorbenutzten Chip RF 6560 neuheitsschädlich vorweggenommen, der
des Hilfsantrags 3b und 3b‘ dem Fachmann durch ihn nahegelegt, so dass auch
diese nicht patentfähig sind. Die Ansprüche 1 der Hilfsanträge 3a, 3c, 3d und 3e
sind aus den zu den Ansprüchen 1 der Hilfsanträge 1a, 1c, 1d und 1e genannten
Gründen ebenfalls unzulässig.
4.4.1. Wie die Konstruktionszeichnungen K14 des Chips RF 6560 zeigen, verlaufen
die ersten bis vierten Zwischenverbindungen in dieselbe Richtung, nämlich in den
Bildern von oben nach unten (siehe S. 8 und 16). Zudem gibt es mehrere dieser
gleichartigen Verbindungen sowohl im PMOS-Transistor als auch im NMOS-
Transistor, weshalb von einem ersten und einem zweiten Satz von
Zwischenverbindungen gesprochen werden kann, so dass auch die Merkmale 1.14,
1.14.1, 1.15 und 1.15.1 gegeben sind.
Daneben ist auch das weitere Merkmal 1.16 des Anspruchs 1 nach Hilfsantrag 3
gegeben, denn die siebte Zwischenverbindung ist eine rechteckige Metallplatte.
Diese erstreckt sich entgegen der Ansicht der Beklagten in der Ebene der
Metallplatte in alle Richtungen der Ebene und damit insbesondere sowohl parallel
als auch senkrecht zur Erstreckungsrichtung der ersten bis vierten
Zwischenverbindung. Als zweidimensionales Gebilde, als das die Metallplatte
angesehen werden muss, hat diese eine Ausdehnung in einer Richtung senkrecht
zu der ersten bis vierten Zwischenverbindung, also von links nach rechts, womit sie
sich auch von links nach rechts in den Konstruktionszeichnungen K14 erstreckt
(siehe S.27).
4.4.2. Das zusätzliche Merkmal 1.22 des Hilfsantrags 3b, nämlich dass die
Zwischenverbindungen in den ersten drei Metallisierungsebenen über dem
Halbleiterchip angeordnet sind, ist bei Chip RF 6560 nicht gegeben. Denn dort
liegen zwar die ersten bis vierten Zwischenverbindungen
in der ersten
Metallisierungsebene und die fünfte und sechsten Zwischenverbindung in der
zweiten Metallisierungsebene, doch werden die Verbindungen von den fünften und
sechsten Zwischenverbindungen, wie die Konstruktionszeichnungen K14 zeigen,
durch die dritte Metallisierungsebene nur hindurchgeführt (siehe Seiten 13 und 14
für die PMOS-Transistoren sowie 22 und 23 für die NMOS-Transistoren) und erst in
der vierten Metallisierungsebene verbunden.
Jedoch wird dieses Merkmal 1.22 für den Aufbau einer CMOS-Vorrichtung
ausgehend vom CHIP RF 6560 nahegelegt. So werden
in der dritten
Metallisierungsebene die Sources der einzelnen Transistoren zusammengeführt
(siehe z.B. S. 13 und 14 des Dokuments K14). Dies geschieht mittels eines Gitters,
oder anders ausgedrückt mittels einer Platte, in der es Löcher zum Durchführen der
Drainanschlüsse gibt.
Für den Fachmann spielt es keine Rolle, ob er in der dritten Metallisierungseben die
Sources oder Drains zusammenführt, so dass es naheliegend ist, die Drains mittels
eines Gitters in der dritten Metallisierungsebene zusammenzuführen und die
Sources erst in der vierten Metallisierungsebene miteinander zu verbinden, wenn
dies für den Gesamtaufbau eines Chips günstiger ist.
Auch im Chip RF 6560 wird dies teilweise so gemacht. Hierzu sei zunächst auf den
Schaltplan auf Seite 4 der Konstruktionspläne K14 verwiesen. Dort wird gezeigt,
dass ein weiterer NMOS-Transistor, nämlich der ganz unten, mit seinem Drain mit
der Source des bisher betrachteten NMOS-Transistors „Mncasbuck“ verbunden ist.
Das gleiche gibt es bei den PMOS-Transistoren, wo der PMOS-Transistor ganz
oben mit seinem Drain mit der Source des bisher betrachteten PMOS-Transistors
„MPbuck“ verbunden ist. Wie diese Verbindung realisiert
ist, ist
in dem hier
gezeigten Ausschnitt des Bilds auf Seite 4 des Dokuments K46 gut sichtbar. Dort
sieht man nämlich, dass das Gitter der
Sources in der dritten Metallisierungsebene
einfach über die Transistorgrenzen hinweg zu
den benachbarten Transistoren links daneben
geführt ist. Bei diesen muss es sich demnach
um die beiden Transistoren im Schaltplan
ganz oben und ganz unten handeln. Bei ihnen
sind folglich die Drains
in der dritten
Metallisierungsebene mittels eines Gitters
zusammengefasst und die Sources sind
demnach in der vierten Metallisierungsebene miteinander verbunden.
Für den Fachmann ist es somit naheliegend, die Verbindung der Sources und der
Drains miteinander je nach Bedarf zu vertauschen, weshalb der Gegenstand des
Anspruchs 1 nach Hilfsantrag 3b und auch 3b‘ auf keiner erfinderischen Tätigkeit
beruht.
4.5. Der gewerblich anwendbare Gegenstand des zulässigen Anspruchs 1 und die
gewerblich anwendbaren Verfahren der zulässigen nebengeordneten Ansprüche 6
und 7 nach Hilfsantrag 3b‘‘neu sind gegenüber dem im Verfahren befindlichen
Stand der Technik neu und beruhen diesem gegenüber auch auf einer
erfinderischen Tätigkeit des Fachmanns, so dass sie patentfähig sind (Art. 52 bis
57 EPÜ).
4.5.1. Die Ansprüche des Hilfsantrags 3b‘‘neu sind ursprünglich offenbart und
erweitern des Schutzbereich des Patents nicht
(Art. II § 6 Abs. 1 Nr. 3
und 4 IntPatÜG).
Zwar ist die Zulässigkeit der Ansprüche nicht angegriffen, doch ist diese von Amts
wegen bei einem neuen Anspruchssatz vom Senat zu überprüfen (vgl.
Schulte/Moufang, Patentgesetz, 10. Auflage, § 38, Rdn. 27).
Grundlage für den Anspruch 1 des Hilfsantrags 3b‘‘neu ist der ursprüngliche
Anspruch 1 (Merkmale 1, 1.1 bis 1.9). In diesem Anspruch wurde das Wort „subset“
durch das Wort „plurality“ (Merkmale 1.3, 1.4, 1.4.1, 1.6, 1.7 und 1.7.1) ersetzt.
Ursprünglich wurde mit „plurality“ immer die Gesamtheit aller PMOS oder NMOS-
Transistoren bezeichnet. Die jetzige „first plurality“ und die „second plurality“ der
PMOS und NMOS-Drains wurden als „first“ bzw. „second subsets“ bezeichnet. Dies
war offensichtlich logisch nicht ganz richtig, denn es stellte sich die Frage, von was
diese „subsets“ eine Teilmenge sind. Von der Vielzahl („plurality“) der Transistoren
jedenfalls nicht, denn die „subsets“ bezogen sich auf die Drains. Bei der Änderung
in „plurality“ handelt es sich somit um eine logische Richtigstellung des Wortlauts,
der zudem ausdrückt, dass sich in jedem Subset mehrere Drains befinden. Dies
geht aus der ursprünglichen Beschreibung insgesamt und im Besonderen aus den
Figuren 2 und 3 hervor.
In diesen ursprünglichen Anspruch 1 wurden dann die Merkmale der ursprünglichen
Ansprüche 3 (Merkmale 1.11 und 1.12), 5 (Merkmal 1.13), 6 (Merkmal 1.13.1) und 8
(Merkmale
1.14,1.14.1,
1.15
und
1.15.1)
aufgenommen
(vgl.
die
Offenlegungsschrift K3), deren Inhalt als Ansprüche 3, 5 und 7 noch im Streitpatent
enthalten ist. Die im Merkmal 1.16 beanspruchten Richtungsangaben sind aus den
Figuren und der zugehörigen Beschreibung ersichtlich, wo die erste Richtung („first
direction“) auch als Längsrichtung („length direction“) bezeichnet wird“ (vgl.
Abs. [0068] bis [0072] der Offenlegungsschrift K3).
Das Merkmal 1.22 geht, wie bereits unter Punkt 4.2.3.1. ausgeführt aus den
Bezeichnungen der Metalllagen mit M1, M2 und M3 hervor, so dass es ebenfalls
ursprünglich offenbart ist.
Insgesamt kann der Fachmann folglich den Gegenstand des Anspruchs 1 des
Hilfsantrags 3b‘‘neu, der auch im Streitpatent K2 noch enthalten ist, unmittelbar und
eindeutig den ursprünglichen Unterlagen entnehmen (Art. II § 6 Abs. 1 Satz 1 Nr. 3
IntPatÜG, Art. 138 Abs. 1 lit c) EPÜ). Dies gilt auch für die Verfahren der
selbständigen Ansprüche 6 und 7. Diese gehen aus den ursprünglichen Ansprüchen
23 und 30 hervor, indem die inhaltlich gleichen Merkmale wie in den Anspruch 1
aufgenommen wurden. Lediglich im Anspruch 7 wurde auf die Aufnahme des
Merkmals 1.13.1 verzichtet, da ein diesem entsprechendes Merkmal bereits im
ursprünglichen Anspruch 30 enthalten war (Merkmale 15.9.1. und 15.9.2 im erteilten
Anspruch 15).
Die verbleibenden Unteransprüche 2 bis 5 gehen aus den ursprünglichen
Unteransprüchen 2, 4, 7 und 9 hervor. Auch sie sind somit ursprünglich offenbart
und auch in der Streitpatentschrift K2 noch als Ansprüche 2, 4, 6 und 8 enthalten.
Da die erteilten Ansprüche 1, 14 und 15 durch die zusätzlichen Merkmale
beschränkt wurden, erweitert der Hilfsantrag 3b‘‘neu den Schutzbereich des
erteilten Patents nicht (Art. II § 6 Abs. 1 Satz 1 Nr. 4 IntPatÜG, Art. 138 Abs. 1
lit d) EPÜ).
4.5.2. Die mit den unabhängigen Ansprüchen des Hilfsantrags 3b‘‘neu
beanspruchten Gegenstände und Verfahren sind gegenüber dem im Verfahren
befindlichen Stand der Technik neu (Art. 54 EPÜ) und beruhen diesem gegenüber
auch auf einer erfinderischen Tätigkeit des Fachmanns (Art. 56 EPÜ).
4.5.2.1. Wie bereits ausgeführt ist der Gegenstand des Anspruchs 1 des
Hilfsantrags 3b und damit auch des Hilfsantrags 3b‘ gegenüber dem offenkundig
vorbenutzten Q… Chip RF 6560 neu, beruht aber auf keiner erfinderischen
Tätigkeit, da der Fachmann, wenn dies günstig ist, die Verbindungsebenen
vertauschen wird. Er wird demnach die Drains in der dritten Metallisierungsebene
verbinden und die Sources dann in der Folge in der vierten Metallisierungsebene
verbinden. Ist nun aber, wie dies das obligatorische Merkmal 1.13.1‘ des Anspruchs
1 des Hilfsantrags 3b‘‘neu beansprucht, die siebte Zwischenverbindung, also die
Verbindung aller Drains, mit einem Ausgang der Vorrichtung verbunden, so fehlt es
genau an diesem Antrieb des Fachmanns, der zum Vertauschen der
Zwischenverbindungsebenen führt.
So dient die
in der
vierten Metallisierungsebene
liegende
siebte
Zwischenverbindung beim Chip RF 6560 auch als Bondpad (siehe Seite 3 rechts
des Dokuments K46) und damit als Ausgang für den Chip. Der Fachmann würde
demnach die siebte Zwischenverbindung nicht von der vierten in die dritte
Metallisierungsebene verlegen, wenn diese mit einem Ausgang verbunden werden
muss, welcher unvermeidbar in der vierten Metallisierungsebene liegen muss, da
für den Chip nach wie vor vier Metallisierungsebenen benötigt werden. Er wird somit
die vom Chip RF 6560 offenbarte Anordnung der Zwischenverbindungen in den
Metallisierungsebenen beibehalten, da diese die günstigste ist. Damit verhindert
das Merkmal 1.13.1‘ die ansonsten naheliegende Änderung, weshalb die CMOS-
Vorrichtung nach Anspruch 1 des Hilfsantrags 3b‘‘neu gegenüber dem offenkundig
vorbenutzten Chip RF 6560 auf einer erfinderischen Tätigkeit des Fachmanns
beruht.
Es kann im Übrigen auch dahingestellt bleiben, ob der Chip Q… RF 8081
offenkundig vorbenutzt wurde. Denn auch er zeigt im Hinblick auf die Merkmale
des Anspruchs 1 des Hilfsantrags 3b‘‘neu nicht mehr als der Q… Chip RF 6560,
da auch bei ihm die abschließende Verbindung aller Drains, also die siebte
Zwischenverbindung, in der vierten Metallisierungsebene durch eine Platte erfolgt,
die auch als Kontaktpad dient (siehe Seite 19 des Dokuments K11).
4.5.2.2. Wie bereits ausgeführt weist die Druckschrift K9 zwar eine siebte
Zwischenverbindung (112, 113) in der dritten Metallisierungsebene (i+1 bei i=2) auf,
doch verläuft diese parallel und nicht senkrecht zu den ersten bis vierten
Zwischenverbindungen (siehe Fig. 12). Da es für den Fachmann keinen Hinweis
und auch keinen Grund gibt, dies zu ändern, kann Druckschrift K9 den Gegenstand
des Anspruchs 1 nach Hilfsantrag 3b‘‘neu auch nicht nahelegen.
4.5.2.3.
In Druckschrift K5 wird zwar eine siebte Zwischenverbindung (121)
offenbart, doch liegt diese in derselben Metallisierungsebene wie die fünfte und
sechste Zwischenverbindung (131, 132). Sie kann deshalb den Gegenstand des
Anspruchs 1 des Hilfsantrags 3b‘‘neu nicht nahelegen.
4.5.2.4. Auch in Druckschrift K6 werden alle Drains bereits in der zweiten
Zwischenverbindungsebene miteinander verbunden. Es gibt keine siebte
Zwischenverbindung und damit auch keinen Hinweis auf deren Lage.
4.5.2.5. Dies gilt auch für die Druckschrift K8. Auch dort erfolgt die Verbindung aller
Drains bereits in der zweiten Zwischenverbindungsebene.
4.5.2.6. Die Verfahren der nebengeordneten Verfahrensansprüche 6 und 7 des
Hilfsantrags 3b‘‘neu sind wegen der mit dem Anspruch 1 inhaltlich gleichen
Merkmale aus denselben Gründen ebenfalls patentfähig. Dabei spielt es keine
Rolle, dass im Anspruch 7 das Merkmal 1.13.1 nicht in diesem Wortlaut enthalten
ist, denn das dort enthaltene Merkmal, dass die Ströme zu einem Ausgang fließen
oder von diesem Ausgang fließen, verhindert bereits, dass der Fachmann die
Zwischenverbindungsebenen ausgehend vom Chip RF 6560 vertauschen wird, so
dass auch das Verfahren des Anspruchs 7 nicht naheliegt.
4.5.3. Die Unteransprüche 2 bis 5 beanspruchen nicht platt selbstverständliche
Weiterbildungen der mit Anspruch 1 nach Hilfsantrag 3b‘‘neu beanspruchten
CMOS-Vorrichtung, so dass sie sich Anspruch 1 anschließen können.
4.6. Bei dieser Sachlage waren die weiteren Hilfsanträge 3c bis 6‘‘ somit
unbeachtlich.
5. Als Ergebnis war das europäische Patent 3 036 768 mit Wirkung für das
Hoheitsgebiet der Bundesrepublik Deutschland somit dadurch teilweise für nichtig
zu erklären, dass die erteilten Ansprüche 1 bis 15 durch die mit Hilfsantrag 3b‘‘neu
eingereichten Ansprüche 1 bis 7 ersetzt werden.
III.
Die Kostenentscheidung beruht auf § 84 Abs. 2 PatG i. V. m. §§ 92 Abs. 1 S. 2,
100 ZPO. Die Entscheidung über die vorläufige Vollstreckbarkeit folgt aus § 99 Abs.
1 PatG i. V. m. § 709 Satz 1 und 2 ZPO.
IV.
Rechtsmittelbelehrung
Gegen dieses Urteil ist das Rechtsmittel der Berufung gemäß § 110 PatG statthaft.
Die Berufung ist innerhalb eines Monats nach Zustellung des in vollständiger Form
abgefassten Urteils - spätestens nach Ablauf von
fünf Monaten nach
Verkündung - durch einen in der Bundesrepublik Deutschland zugelassenen
Rechtsanwalt
oder Patentanwalt
schriftlich
beim Bundesgerichtshof,
Herrenstraße 45a, 76133 Karlsruhe, einzulegen.
Die Berufungsschrift muss
- die Bezeichnung des Urteils, gegen das die Berufung gerichtet ist, sowie
- die Erklärung, dass gegen dieses Urteil Berufung eingelegt werde,
enthalten. Mit der Berufungsschrift soll eine Ausfertigung oder beglaubigte Abschrift
des angefochtenen Urteils vorgelegt werden.
Auf die Möglichkeit, die Berufung nach § 125a PatG in Verbindung mit § 2 der
Verordnung über den elektronischen Rechtsverkehr beim Bundesgerichtshof und
Bundespatentgericht
(BGH/BPatGERVV) auf elektronischem Weg beim
Bundesgerichtshof
einzulegen,
wird
hingewiesen
(www.
bundesgerichtshof.de/erv.html).
Grote-Bittner
Hartlieb
Dr. Friedrich
Dr. Zebisch
Dr. Kapels